FinFET鰭狀結構的制造方法技術

本發明專利技術提供一種FinFET鰭狀結構的制造方法，包括：提供襯底(200)；形成第一介質層(210)；形成第二介質層(220)，所述第二介質層(220)與第一介質層相鄰部分的材料與第一介質層(210)不同；形成貫穿所述第二介質層(220)和第一介質層(210)的開口(230)，所述開口(230)部分暴露所述襯底；在所述開口(230)中填充半導體材料；去除第二介質層(220)，形成鰭狀結構(240)。本發明專利技術通過介質層的厚度來控制FinFET中鰭狀結構的高度。利用不同材料之間的刻蝕選擇性，可以很好的控制刻蝕停止，相比于時間控制可以更好的實現刻蝕均勻性。

【技術實現步驟摘要】
【專利摘要】本專利技術提供一種，包括：提供襯底(200)；形成第一介質層(210)；形成第二介質層(220)，所述第二介質層(220)與第一介質層相鄰部分的材料與第一介質層(210)不同；形成貫穿所述第二介質層(220)和第一介質層(210)的開口(230)，所述開口(230)部分暴露所述襯底；在所述開口(230)中填充半導體材料；去除第二介質層(220)，形成鰭狀結構(240)。本專利技術通過介質層的厚度來控制FinFET中鰭狀結構的高度。利用不同材料之間的刻蝕選擇性，可以很好的控制刻蝕停止，相比于時間控制可以更好的實現刻蝕均勻性。【專利說明】
本專利技術涉及半導體制造技術，尤其涉及一種。
技術介紹
隨著半導體技術的發展，為了滿足晶體管更快速的需求，需要較高的驅動電流。由于晶體管的驅動電流正比于晶體管的柵極寬度，為了提高驅動電流，需要較大的柵極寬度。然而，增加柵極寬度與半導體元件縮小化的需求互相沖突，于是發展出一種新型三維結構晶體管——鰭式場效應晶體管(FinFET )。在FinFET結構中，柵極形成在垂直襯底的鰭狀結構上。通過柵極的控制，可以在鰭狀結構兩側形成導電溝道。FinFET的優點包括抑制短溝道效應(SCE )、提高驅動電流以及降低泄漏電流。目前FinFET在制造方面仍然存在許多問題。傳統的工藝流程如圖1(a)至圖1(c)所示，包括:提供襯底；去除部分襯底形成鰭狀結構；形成隔離鰭狀結構的絕緣介質層。通常，形成隔離介質層的步驟包括:沉積絕緣介質層；進行化學機械拋光(CMP)停止在鰭狀結構頂部；刻蝕部分絕緣介質層使鰭狀結構暴露出一定高度。由于不存在刻蝕阻擋層，只能通過時間來控制刻蝕停止。硅片上不同位置的刻蝕速率存在一定差異，不同硅片的刻蝕速率也會存在一定差異，從而造成暴露出隔離介質層的鰭狀結構的高度存在一定差異，這就直接影響了 FinFET的柵極寬度，最終導致不同硅片上以及硅片上不同位置的器件性能存在一定差異，不利于器件的大規模集成和批量生產。
技術實現思路
本專利技術的目的是提供一種，通過形成多層薄膜，并利用薄膜厚度來控制鰭狀結構的高度，使暴露在絕緣層外部的鰭狀結構的高度基本一致。根據本專利技術的一個方面，提供一種，該方法包括以下步驟:a)提供襯底；b)形成第一介質層；c)形成第二介質層，所述第二介質層與第一介質層相鄰部分的材料與第一介質層不同；d)形成貫穿所述第二介質層和第一介質層的開口，所述開口部分暴露所述襯底；e)在所述開口中填充半導體材料；f)去除第二介質層，形成鰭狀結構。本專利技術通過形成第一介質層和第二介質層，并利用第二介質層的厚度來控制FinFET中鰭狀結構的高度。由于形成薄膜的厚度比較均勻，并且厚度可以通過測量來控制。利用不同材料之間的刻蝕選擇性，可以很好的控制刻蝕停止，相比于時間控制可以更好的實現刻蝕均勻性。采用上述方法形成的鰭狀結構的高度基本一致，從而保證了不同硅片上以及硅片上不同位置的器件性能的一致性。【專利附圖】【附圖說明】通過閱讀參照以下附圖所作的對非限制性實施例所作的詳細描述，本專利技術的其它特征、目的和優點將會變得更明顯:圖1(a)至圖1(c)為現有技術的制造FinFET鰭狀結構的各個階段的剖面示意圖；圖2為根據本專利技術的FinFET鰭狀結構制造方法的流程圖；圖3 (a)至圖3(d)為根據本專利技術的一個優選實施例按照圖2所示流程制造FinFET鰭狀結構的各個階段的剖面示意圖。附圖中相同或相似的附圖標記代表相同或相似的部件。【具體實施方式】下面詳細描述本專利技術的實施例，所述實施例的示例在附圖中示出。下面通過參考附圖描述的實施例是示例性的，僅用于解釋本專利技術，而不能解釋為對本專利技術的限制。下文的公開提供了許多不同的實施例或例子用來實現本專利技術的不同結構。為了簡化本專利技術的公開，下文中對特定例子的部件和設置進行描述。當然，它們僅僅為示例，并且目的不在于限制本專利技術。此外，本專利技術可以在不同例子中重復參考數字和/或字母。這種重復是為了簡化和清楚的目的，其本身不指示所討論各種實施例和/或設置之間的關系。此夕卜，本專利技術提供了各種特定的工藝和材料的例子，但是本領域技術人員可以意識到其他工藝的可應用性和/或其他材料的使用。應當注意，在附圖中所圖示的部件不一定按比例繪制。本專利技術省略了對公知組件和處理技術及工藝的描述以避免不必要地限制本專利技術。下面，將結合圖3(a)至圖3(d)對圖2中形成FinFET鰭狀結構的方法進行具體地描述。參考圖2和圖3(a)，在步驟SlOl中，提供襯底200。在本實施例中，襯底200包括硅襯底(例如硅晶片)。根據現有技術公知的設計要求(例如P型襯底或者N型襯底)，襯底200可以包括各種摻雜配置。其他實施例中襯底200還可以包括其他基本半導體，例如鍺。或者，襯底200可以包括化合物半導體(如II1- V族材料)，例如碳化硅、砷化鎵、砷化銦。典型地，襯底200可以具有但不限于約幾百微米的厚度，例如可以在400um-800um的厚度范圍內。參考圖2和圖3(a)，在步驟S 102中，在襯底200上形成第一介質層210。所述第一介質層210可以通過化學氣相沉淀(CVD)、等離子體增強CVD、高密度等離子體CVD、旋涂和/或其他合適的工藝等方法形成。所述第一介質層210的材料可以包括氧化硅、氮氧化硅及其組合，和/或其他合適的隔離材料。所述第一介質層210的厚度為最后形成的器件隔離介質層的厚度，其范圍例如可以是100-500nm。參考圖2和圖3(a)，在步驟S 103中，在第一介質層210上形成第二介質層220，所述第二介質層220與第一介質層相鄰部分的材料與第一介質層210不同。所述第二介質層220可以是單層或者多層結構。當第二介質層220為多層結構時，其最靠近第一介質層的子層的材料與下方的第一介質層的材料不同。所述第二介質層220的各層薄膜可以通過化學氣相沉淀(CVD)、等離子體增強CVD、高密度等離子體CVD、旋涂和/或其他合適的工藝等方法形成。例如，如果第一介質層的材料是氧化硅，則所述第二介質層220可以包括三層薄膜，從下到上依次為氮化硅層、氧化硅層和氮化硅層。其中，所述氮化硅層的厚度可以為5-10nm，最上層氮化硅層可以作為之后填充半導體材料時進行化學機械拋光的阻擋層，最下層氮化硅層保證了刻蝕第二介質層時相對于下方的第一介質層的選擇性。所述氧化硅層的厚度范圍例如可以是100-500nm，用于控制要形成的鰭狀結構的高度。或者，所述第二介質層220可以為單層氮化硅薄膜，既可以作為化學機械拋光的阻擋層，又可以保證刻蝕第二介質層時相對于下方的第一介質層的選擇性。單層氮化硅薄膜厚度范圍例如可以是100-500nm,用于控制要形成的鰭狀結構的高度。參考圖2和圖3(b)，在步驟S 104中，形成貫穿所述第二介質層220和第一介質層210的開口 230，所述開口 230部分暴露所述襯底200。在本實施例中，先刻蝕第二介質層220，再刻蝕第一介質層210，直至暴露襯底200，形成開口 230。刻蝕之前先在第二介質層220上覆蓋一層光刻膠層(未示出)，并曝光顯影形成光刻膠圖形，以光刻膠圖形為掩膜采用等離子刻蝕等干法刻蝕，各向異性地刻蝕第二介質層220和第一介質層210。干法刻蝕工藝氣體包括六氟化硫(SF6)本文檔來自技高網...

【技術保護點】
一種FinFET鰭狀結構的制造方法，該方法包括以下步驟：a)提供襯底(200)；b)形成第一介質層(210)；c)形成第二介質層(220)，所述第二介質層(220)與第一介質層相鄰部分的材料與第一介質層(210)不同；d)形成貫穿所述第二介質層(220)和第一介質層(210)的開口(230)，所述開口(230)部分暴露所述襯底；e)在所述開口(230)中填充半導體材料；f)去除第二介質層(220)，形成鰭狀結構(240)。

【技術特征摘要】

【專利技術屬性】
技術研發人員：尹海洲，蔣葳，朱慧瓏，
申請(專利權)人：中國科學院微電子研究所，
類型：發明
國別省市：北京;11