本發(fā)明專利技術(shù)提出一種鰭狀背柵的存儲(chǔ)結(jié)構(gòu)及其浮體單元的自動(dòng)刷新方法，通過(guò)在一上表面設(shè)置有背柵的襯底的上表面設(shè)置有背柵氧化層；并在背柵氧化層上設(shè)置浮柵結(jié)構(gòu)，在很小的電壓就能完成數(shù)據(jù)寫入，并且采用的浮體單元自動(dòng)刷新技術(shù)，保持時(shí)間大大增加，顯著降低了功耗，同時(shí)由于存儲(chǔ)單元尺寸也非常小，集成度也非常高。用本發(fā)明專利技術(shù)單管存儲(chǔ)結(jié)構(gòu)替代原來(lái)六管存儲(chǔ)單元結(jié)構(gòu)的靜態(tài)隨機(jī)存儲(chǔ)器可大幅降低CMOS處理器芯片面積，并且適用于28/20/14nm甚至以下工藝節(jié)點(diǎn)，成本明顯降低，功耗也顯著下降。
【技術(shù)實(shí)現(xiàn)步驟摘要】
【專利摘要】本專利技術(shù)提出，通過(guò)在一上表面設(shè)置有背柵的襯底的上表面設(shè)置有背柵氧化層；并在背柵氧化層上設(shè)置浮柵結(jié)構(gòu)，在很小的電壓就能完成數(shù)據(jù)寫入，并且采用的浮體單元自動(dòng)刷新技術(shù)，保持時(shí)間大大增加，顯著降低了功耗，同時(shí)由于存儲(chǔ)單元尺寸也非常小，集成度也非常高。用本專利技術(shù)單管存儲(chǔ)結(jié)構(gòu)替代原來(lái)六管存儲(chǔ)單元結(jié)構(gòu)的靜態(tài)隨機(jī)存儲(chǔ)器可大幅降低CMOS處理器芯片面積，并且適用于28/20/14nm甚至以下工藝節(jié)點(diǎn)，成本明顯降低，功耗也顯著下降。【專利說(shuō)明】
本專利技術(shù)涉及一種半導(dǎo)體器件結(jié)構(gòu)及其制備技術(shù)，尤其涉及。
技術(shù)介紹
利用半導(dǎo)體技術(shù)所發(fā)展起來(lái)的記憶體元件，如動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DRAM)、靜態(tài)隨機(jī)存儲(chǔ)器(SRAM)、非揮發(fā)性存儲(chǔ)器(NVM)等等現(xiàn)今都被廣泛應(yīng)用在各種電子產(chǎn)品中。隨著摩爾定律(Moore’ sLaw)的發(fā)展，存儲(chǔ)器元件尺寸越來(lái)越小，使得單位面積可容納的晶體管數(shù)目增多，速度也越來(lái)越快。由于DRAM、SRAM的讀取速度非常快，也被逐漸集成到片上系統(tǒng)中，以達(dá)到更高的集成度和性能。以Intel —款四核處理器芯片為例，系統(tǒng)中嵌入了三級(jí)高速緩存器，一級(jí)高速緩存(cache LI)、二級(jí)高速緩存器(cache L2)及三級(jí)共享高速緩存(cache L3)。其中二級(jí)高速緩存和三級(jí)高速緩存幾乎占據(jù)一半以上的芯片面積。嵌入式靜態(tài)隨機(jī)存儲(chǔ)器(eSRAM)雖然存取速度快，但是基本存儲(chǔ)單元為六管單元，占用面積大，成本高。嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器(eDRAM)基本存儲(chǔ)單元為1T1R，但是電容漏電現(xiàn)象電容需要常常更新(Refresh)，功耗大大增加，而且隨著尺寸縮小，電容為了達(dá)到足夠的電荷存儲(chǔ)量，工藝制造上是個(gè)很大的挑戰(zhàn)。如何解決上述問(wèn)題，現(xiàn)有一種做法就是利用浮體單元提出一種類似動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DRAM)的單管存儲(chǔ)結(jié)構(gòu)，原因是它的存儲(chǔ)單元尺寸能夠低至4F2，并且利用晶體管浮體效應(yīng)來(lái)存儲(chǔ)信息從而結(jié)構(gòu)上無(wú)需電容，因此可伸縮性大大提高。目前基于晶體管的IT DRAM受到廣泛關(guān)注，這是由于其良好的輸入輸出電流比例和非破壞性的讀操作特性。一種典型的基于絕緣體上娃(SOI)技術(shù)的IT DRAM單元的橫截面,如圖1所示,浮體單元15 (FBC)位于一層埋入式氧化物層(BOX) 12之上，使溝道15與襯底11時(shí)間實(shí)現(xiàn)隔離。向該存儲(chǔ)單元寫入數(shù)據(jù)的原理如圖2所示。當(dāng)寫I的時(shí)候柵端脈沖電壓使npn BJT晶體管導(dǎo)通，并且漏端14為高電平，電子從源端13注入并通過(guò)浮體單元15到達(dá)漏端14，電子在加速的過(guò)程中產(chǎn)生電子空穴對(duì)，從而會(huì)在溝道浮體單元中形成空穴積累，此時(shí)浮體單元的狀態(tài)即為“I”。如圖3所示，在寫O時(shí)，通過(guò)柵極耦合空穴被疏散，此時(shí)浮體單元15的狀態(tài)即為“O”。在讀取信息的時(shí)候，若浮體單元初始狀態(tài)為“1”，那么在柵極16電平不改變時(shí)，BJT晶體管會(huì)被觸發(fā)導(dǎo)通，如果初始狀態(tài)為“0”，那么BJT晶體管將保持截止?fàn)顟B(tài)，通過(guò)對(duì)導(dǎo)通電流和截止電流的檢測(cè)可讀取出存儲(chǔ)信息。但是這種結(jié)構(gòu)在寫入數(shù)據(jù)時(shí)需要大量功耗，并且由于數(shù)據(jù)保持時(shí)間短仍需要不斷刷新，降低了讀取速度。另外，傳統(tǒng)的DRAM由于電容的電荷泄露問(wèn)題，一段時(shí)間內(nèi)就要刷新一次，比如每隔64ms就刷新一次。在基本存儲(chǔ)單元為ITlC標(biāo)準(zhǔn)的DRAM芯片中，每一次刷新過(guò)程都是周期性的讀取存儲(chǔ)器每一行，讀出每一位上的數(shù)據(jù)，然后重新存儲(chǔ)，這樣的刷新過(guò)程是順序進(jìn)行的，一行接著一行，。例如對(duì)于一個(gè)64Mbit的DRAM，組成方式為16Mbit*4，擁有4096行地址位，為了刷新這樣的存儲(chǔ)器，就必須一行接著一行讀取4096次，對(duì)于選中的每一行，我們必須讀取這一行里的每一位，并通過(guò)檢測(cè)放大讀出數(shù)據(jù)再重新存儲(chǔ)到指令單元。這樣的刷新過(guò)程會(huì)浪費(fèi)大量功耗，并且在重新存儲(chǔ)過(guò)程中，DRAM是不能進(jìn)行其他任何操作，這對(duì)DRAM的性能大大折扣。中國(guó)專利(【專利技術(shù)者】亢勇, 陳邦明 申請(qǐng)人:上海新儲(chǔ)集成電路有限公司本文檔來(lái)自技高網(wǎng)...
【技術(shù)保護(hù)點(diǎn)】
一種基于鰭狀背柵偏置的存儲(chǔ)裝置，其特征在于，包括：一上表面設(shè)置有背柵的襯底，所述背柵的上表面設(shè)置有背柵氧化層；及一設(shè)置于所述背柵氧化層上的浮柵結(jié)構(gòu)。
【技術(shù)特征摘要】
【專利技術(shù)屬性】
技術(shù)研發(fā)人員：亢勇，陳邦明，
申請(qǐng)(專利權(quán))人：上海新儲(chǔ)集成電路有限公司，
類型：發(fā)明
國(guó)別省市：
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