一種9級(jí)十位流水線ADC電路制造技術(shù)

本發(fā)明專利技術(shù)為一種9級(jí)十位流水線ADC電路，在模塊電路的設(shè)計(jì)中，為了避免普通CMOS開(kāi)關(guān)導(dǎo)通電阻變化引入的非線性，首先，ADC整體結(jié)構(gòu)上，使用9級(jí)流水線單元，每級(jí)采用相同的1.5位結(jié)構(gòu)，使得電路更加模塊化。使用數(shù)字校正技術(shù)放寬子模數(shù)轉(zhuǎn)換器SubADC設(shè)計(jì)要求，降低非理想因素的影響。其次，對(duì)模塊電路進(jìn)行優(yōu)化設(shè)計(jì)以減小ADC誤差。使用單電容采樣保持電路和柵壓自舉開(kāi)關(guān)，提高采樣線性度和精度；采用運(yùn)放失調(diào)消除的開(kāi)關(guān)電容MDAC電路結(jié)構(gòu)，提高余量產(chǎn)生放大精度；數(shù)字校正使用全加器電路實(shí)現(xiàn)，結(jié)構(gòu)簡(jiǎn)單。

【技術(shù)實(shí)現(xiàn)步驟摘要】
一種9級(jí)十位流水線ADC電路
本專利技術(shù)涉及一種流水線ADC電路，具體涉及一種9級(jí)十位的流水線ADC電路。
技術(shù)介紹
20世紀(jì)90年代以來(lái)，數(shù)字技術(shù)的應(yīng)用越來(lái)越廣泛。有以下幾個(gè)原因使數(shù)字技術(shù)比傳統(tǒng)的模擬技術(shù)更優(yōu)越：第一，由于對(duì)噪聲和電源變化等干擾不敏感，數(shù)字處理方式能夠達(dá)到比模擬處理方式更高的精度；第二，數(shù)字信號(hào)能夠方便的保存而不會(huì)產(chǎn)生失真和喪失完整性；第三，數(shù)字信號(hào)處理方式使得更復(fù)雜的處理算法能夠比較方便的實(shí)現(xiàn)，也利于產(chǎn)品的升級(jí)和更新?lián)Q代；第四，計(jì)算機(jī)輔助設(shè)計(jì)技術(shù)的發(fā)展使數(shù)字技術(shù)能夠非常方便和有效的實(shí)現(xiàn)設(shè)計(jì)自動(dòng)化；第五，更重要的是大規(guī)模集成電路工藝的發(fā)展使數(shù)字信號(hào)處理速度越來(lái)越高，集成的功能越來(lái)越多，集成度越來(lái)越高，實(shí)現(xiàn)成本越來(lái)越低，數(shù)字集成電路已經(jīng)開(kāi)始逐漸取代原有的模擬電路。隨著微處理器的運(yùn)算速度和數(shù)據(jù)管理能力的提高，數(shù)字信號(hào)處理的技術(shù)和理論日趨強(qiáng)大和完善，數(shù)字技術(shù)發(fā)揮著越來(lái)越重要的作用。盡管數(shù)字技術(shù)具有很多的優(yōu)勢(shì)，但是自然界中都是連續(xù)變化的模擬量，而計(jì)算機(jī)所處理和傳送的是不連續(xù)的數(shù)字信號(hào)，因此模擬量經(jīng)傳感器轉(zhuǎn)換成為電信號(hào)的模擬量后，需經(jīng)模/數(shù)(analog/digital)轉(zhuǎn)換變成數(shù)字信號(hào)，才可輸入到數(shù)字系統(tǒng)中進(jìn)行處理和控制。所以模數(shù)轉(zhuǎn)換器(ADC)性能的好壞，直接影響轉(zhuǎn)換模擬量的精確度和后續(xù)數(shù)字系統(tǒng)的處理。ADC已成為電子技術(shù)發(fā)展的關(guān)鍵和瓶頸所在。ADC在模擬IC領(lǐng)域的重要性越來(lái)越大，隨著集成電路設(shè)計(jì)和制造水平的提高，ADC在工藝，結(jié)構(gòu)，性能上都有很大的進(jìn)步，但是依然不能滿足數(shù)字系統(tǒng)的要求。ADC的類型有并行(Flash)，逐次逼近型(SAR)，折疊型(Folding)，積分型，還有近來(lái)發(fā)展起來(lái)的過(guò)采樣Σ-Δ型和流水線(Pipelined)型。流水線ADC采用多級(jí)結(jié)構(gòu)級(jí)聯(lián)而成，每一級(jí)進(jìn)行低精度的量化，然后把量化的模擬余量送到下一級(jí)進(jìn)行同樣的轉(zhuǎn)換，從而像一個(gè)生產(chǎn)線。把每一級(jí)的低精度輸出組合在一起，就得到了最終高精度的數(shù)字輸出值。一個(gè)模擬采樣值從輸入到輸出要經(jīng)過(guò)N級(jí)，但是總體來(lái)看，由于流水線結(jié)構(gòu)的每一級(jí)都具有采樣保持電路，所以各級(jí)可以并行工作，這樣，在同一時(shí)間里，所有級(jí)都在同時(shí)處理不同的采樣值，從而采樣的速率就等于最終數(shù)字量化碼轉(zhuǎn)換的速率，提高了轉(zhuǎn)換效率。在電路精度允許的情況下，如果要提高流水線ADC的分辨率，只需要級(jí)聯(lián)更多的子級(jí)即可。但是實(shí)際當(dāng)中由于增益誤差，比較器失調(diào)，運(yùn)放有限增益等原因，流水線ADC的精度會(huì)受到限制。在流水線ADC中，非理想特性和誤差是必須要考慮的因素，需通過(guò)結(jié)構(gòu)的優(yōu)化來(lái)提高實(shí)際流水線ADC的性能，減小誤差和非理想特性的影響。流水線ADC中的主要誤差來(lái)源包括，開(kāi)關(guān)非線性、比較器失調(diào)，運(yùn)放非理想特性：包括有限增益誤差、失調(diào)等、電容失配誤差、這些因素會(huì)帶來(lái)MDAC增益誤差，還存在熱噪聲、時(shí)鐘饋通等非理想因素影響，使得流水線ADC傳輸特性非理想化。本申請(qǐng)專利技術(shù)一種對(duì)流水線ADC電路，能夠有效減少模擬電路，提高數(shù)字電路的應(yīng)用，同時(shí)提高ADC轉(zhuǎn)換精度和效率，能夠有效地減少誤差和非理想特性對(duì)電路的影響。專利技術(shù)的內(nèi)容為了實(shí)現(xiàn)上述目的，本專利技術(shù)采用如下技術(shù)方案：一種具有數(shù)字校正模塊的流水線ADC電路，包括采樣保持電路（S/H），9級(jí)流水單元處理模塊，時(shí)鐘產(chǎn)生電路模塊，延時(shí)處理模塊和數(shù)字校正模塊。該保持采樣電路采用翻轉(zhuǎn)圍繞式電路結(jié)構(gòu)，整個(gè)電路在采樣相和保持相只使用一個(gè)電容；該9級(jí)流水單元處理模塊用于將采樣的模擬信號(hào)轉(zhuǎn)換為10位的數(shù)字信號(hào)；該時(shí)鐘產(chǎn)生電路模塊用于產(chǎn)生2相非重疊時(shí)鐘信號(hào)；該延時(shí)處理模塊用于將9個(gè)流水線單元輸出的數(shù)字信號(hào)對(duì)齊；該數(shù)字校正模塊用于對(duì)每一單元的數(shù)字輸出疊位相加完成校正。如上所述的流水線ADC電路，其特征還在于：該9級(jí)流水單元處理模塊由輸入采樣保持模塊、子模數(shù)轉(zhuǎn)換器SubADC和增益數(shù)模轉(zhuǎn)換器MDAC構(gòu)成。如上所述的流水線ADC電路，其特征還在于：該子模數(shù)轉(zhuǎn)換器(SubADC)還包括兩個(gè)比較器，輸入電壓通過(guò)兩個(gè)比較器與基準(zhǔn)電平進(jìn)行比較，輸出兩位的溫度計(jì)碼通過(guò)編碼電路，完成模數(shù)轉(zhuǎn)換。如上所述的流水線ADC電路，其特征還在于：該增益數(shù)模轉(zhuǎn)換器MDAC還包括SubDAC電路和運(yùn)算放大器。如上所述的流水線ADC電路，其特征還在于：該保持采樣電路還包括一個(gè)自舉開(kāi)關(guān)。附圖說(shuō)明圖1、本專利技術(shù)涉及的流水線ADC整體電路示意圖圖2、本專利技術(shù)涉及的9級(jí)10位流水單元處理結(jié)構(gòu)圖圖2-1、本專利技術(shù)涉及的流水線ADC的原理結(jié)構(gòu)圖圖2-2、本專利技術(shù)涉及的增益數(shù)模轉(zhuǎn)換器MDAC示意圖圖2-3、本專利技術(shù)涉及的增益數(shù)模轉(zhuǎn)換器MDAC流水線每一級(jí)結(jié)構(gòu)示意圖圖2-4、本專利技術(shù)涉及的流水線ADC的前8級(jí)1.5位單元SubADC電路圖圖2-5、本專利技術(shù)涉及的流水線ADC的最后一級(jí)單元SubADC電路圖圖2-6、本專利技術(shù)涉及的流水線ADC的比較器電路圖2-7、本專利技術(shù)涉及的SubADC編碼電路和真值表(前8級(jí)1.5位單元)圖2-8、本專利技術(shù)涉及的SubADC編碼電路和真值表(最后一級(jí)1.5位單元)圖2-9、本專利技術(shù)涉及的流水線ADC的MDAC電路圖2-10、本專利技術(shù)涉及的流水線ADC的SubDAC電路圖2-11、本專利技術(shù)涉及的流水線ADC的SubDAC真值表圖2-12、本專利技術(shù)涉及的流水線ADC的運(yùn)算放大器電路圖3、本專利技術(shù)涉及的流水線ADC的采樣保持電路示意圖圖3-A、采樣保持電路中自舉開(kāi)關(guān)電路示意圖圖3-B、采樣保持電路中電流傳輸器電路示意圖圖3-C、采樣保持電路中電流傳輸器構(gòu)成的緩沖器電路示意圖圖4、本專利技術(shù)涉及的CLK模塊電路示意圖圖5、本專利技術(shù)涉及的延時(shí)模塊電路示意圖圖6、本專利技術(shù)涉及的數(shù)字校正模塊算法示意圖圖7、本專利技術(shù)涉及的數(shù)字校正模塊結(jié)構(gòu)圖8、本專利技術(shù)涉及的數(shù)字校正模塊電路示意圖圖9、本專利技術(shù)涉及的數(shù)字校正模塊電路中加法器電路和真值表示意圖具體實(shí)施方式本專利技術(shù)涉及的流水線ADC采用0.6μmBiCMOS工藝下的流水線ADC，流水線ADC系統(tǒng)采用2.5V電源，模擬信號(hào)的輸入范圍為-1V-1V，轉(zhuǎn)換速率為2M/s。該流水線ADC包括采樣保持電路、9級(jí)10位流水單元處理模塊、外部時(shí)鐘產(chǎn)生電路模塊和延時(shí)和數(shù)字校正電路模塊。系統(tǒng)的整體電路設(shè)計(jì)如圖1所示。輸入模擬量VIN通過(guò)采樣保持電路(S/H)，經(jīng)過(guò)9級(jí)流水線單元處理，每級(jí)單元的兩位數(shù)字輸出經(jīng)過(guò)延時(shí)模塊(DELAY)在時(shí)間上“對(duì)齊”后，并行輸入數(shù)字校正模塊(DigitalCorrection)，產(chǎn)生10位流水線ADC輸出D9-D0。其中，外部4MHz時(shí)鐘CLK-IN通過(guò)非重疊時(shí)鐘產(chǎn)生模塊(CLK-GEN)產(chǎn)生4相2MHz非交疊時(shí)鐘輸出，CLK1和CLK2作為各級(jí)采樣保持驅(qū)動(dòng)時(shí)鐘，CLK11和CLK22作為各級(jí)數(shù)字輸出鎖存時(shí)鐘，并且作為延時(shí)電路(DELAY)的時(shí)鐘驅(qū)動(dòng)。流水線ADC相鄰兩級(jí)要采用相位相反的時(shí)鐘信號(hào)驅(qū)動(dòng)，這樣才能保證各單元交替的工作在采樣和輸出保持階段，例如：第一級(jí)單元輸出余量信號(hào)時(shí)，第二級(jí)單元必須工作在采樣階段，采樣第一級(jí)的模擬輸出OUT1。這樣流水線式的工作方式就得到實(shí)現(xiàn)。一個(gè)模擬輸入值從進(jìn)入流水線ADC，到得出對(duì)應(yīng)的數(shù)字量，須經(jīng)過(guò)5個(gè)周期的時(shí)間，但是由于流水線的每一級(jí)同時(shí)在工作，處理不同時(shí)間的信號(hào)，因此，流水線數(shù)字輸出速率與采樣速率是一樣的，為2Mps。各個(gè)模塊的具體電路和完成本文檔來(lái)自技高網(wǎng)...

【技術(shù)保護(hù)點(diǎn)】
一種有數(shù)字校正模塊的流水線ADC電路，包括采樣保持電路，9級(jí)流水單元處理模塊，時(shí)鐘產(chǎn)生電路模塊，延時(shí)處理模塊和數(shù)字校正模塊，其特征在于：該保持采樣電路采用翻轉(zhuǎn)圍繞式電路結(jié)構(gòu)，整個(gè)電路在采樣相和保持相只使用一個(gè)電容；該9級(jí)流水單元處理模塊用于將采樣的模擬信號(hào)轉(zhuǎn)換為10位的數(shù)字信號(hào)；該時(shí)鐘產(chǎn)生電路模塊用于產(chǎn)生2相非重疊時(shí)鐘信號(hào)；該延時(shí)處理模塊用于將9個(gè)流水線單元輸出的數(shù)字信號(hào)對(duì)齊；該數(shù)字校正模塊用于對(duì)每一單元的數(shù)字輸出疊位相加完成校正。

【技術(shù)特征摘要】
1.一種有數(shù)字校正模塊的流水線ADC電路，包括采樣保持電路，9級(jí)流水單元處理模塊，時(shí)鐘產(chǎn)生電路模塊，延時(shí)處理模塊和數(shù)字校正模塊，其特征在于：該保持采樣電路采用翻轉(zhuǎn)圍繞式電路結(jié)構(gòu)，整個(gè)電路在采樣相和保持相只使用一個(gè)電容；該9級(jí)流水單元處理模塊用于將采樣的模擬信號(hào)轉(zhuǎn)換為10位的數(shù)字信號(hào)；該時(shí)鐘產(chǎn)生電路模塊用于產(chǎn)生2相非重疊時(shí)鐘信號(hào)；該延時(shí)處理模塊用于將9個(gè)流水線單元輸出的數(shù)字信號(hào)對(duì)齊；該數(shù)字校正模塊用于對(duì)每一單元的數(shù)字輸出疊位相加完成校正；該9級(jí)流水單元處理模塊由子模數(shù)轉(zhuǎn)換器SubADC和增益數(shù)模轉(zhuǎn)換器MDAC構(gòu)成；該子模數(shù)轉(zhuǎn)換器(SubADC)還包括兩個(gè)比較器，輸入電壓通過(guò)兩個(gè)比較器與基準(zhǔn)電平進(jìn)行比較，輸出兩位的溫度計(jì)碼通過(guò)編碼電路，完成模數(shù)轉(zhuǎn)換；該增益數(shù)模轉(zhuǎn)換器MDAC還包括SubDAC電路和運(yùn)算放大器；該運(yùn)算放大器采用軌對(duì)軌運(yùn)算放大器，軌對(duì)軌運(yùn)放采用單一NMOS差分對(duì)，包括帶前饋補(bǔ)償?shù)能墝?duì)軌rail-to-rail恒定跨導(dǎo)輸入級(jí)，折疊共源共柵中間級(jí)，和前饋AB類輸出級(jí)；該增益數(shù)模轉(zhuǎn)換器MDAC采用單一類型的兩對(duì)NMOS差分對(duì)作為輸入級(jí)電路，晶體管1和晶體管2是一對(duì)NMOS差分對(duì)，輸入電壓IN+和IN-一路直接連接這個(gè)差分對(duì)的柵，另一路分別通過(guò)PMOS管9，PMOS管11和PMOS管10，PMOS管12構(gòu)成的源極跟隨器，經(jīng)直流電平轉(zhuǎn)移，接到另一對(duì)NMOS差分對(duì)晶體管3和晶體管4的柵極，晶體管5-晶體管8分別為兩對(duì)差分對(duì)提供尾電流，晶體管23-晶體管34為整個(gè)電路提供電流和電壓偏置，為每個(gè)晶體管建立適當(dāng)?shù)撵o態(tài)工作點(diǎn)；該增益數(shù)模轉(zhuǎn)換器MDAC采用晶體管13-晶體管22組成的前饋補(bǔ)償電路來(lái)恒定輸入級(jí)的跨導(dǎo)，其中，兩對(duì)輸入差分對(duì)的柵極輸入分別控制著晶體管13，晶體管14和晶體管19，晶體管20的開(kāi)關(guān)，當(dāng)輸入共模電平Vcm接近負(fù)電源電壓VSS時(shí)，晶體管1，晶體管2和晶體管19，晶體管20截止，只有晶體管3，晶體管4仍然工作，對(duì)輸出電流有貢獻(xiàn)，總的輸入級(jí)跨導(dǎo)g...

【專利技術(shù)屬性】
技術(shù)研發(fā)人員：賈蒙，陳波，張燁，姚鵬，左艷君，
申請(qǐng)(專利權(quán))人：新鄉(xiāng)學(xué)院，
類型：發(fā)明
國(guó)別省市：河南;41