多個獨立的串行鏈接存儲器制造技術

本發明專利技術公開一種用于在半導體存儲器中串行數據鏈接接口和存儲體之間控制數據傳輸的裝置、系統和方法。在一實施例中，本發明專利技術公開了一種具有多個串行數據鏈接和多個存儲體的閃爍存儲器設備，其中，所述鏈接獨立于所述多個體。所述閃爍存儲器設備可以以菊花鏈配置級聯，并在存儲器設備之間使用回波信號線串行通信。此外，本發明專利技術描述了一種虛擬多鏈接配置，其中使用單個鏈接來模擬多鏈接。

【技術實現步驟摘要】
多個獨立的串行鏈接存儲器本申請是申請號為200680036462.2、申請日為2006年9月29日、專利技術名稱為“多個獨立的串行鏈接存儲器”的申請的分案申請。
本專利技術涉及半導體存儲器設備，更具體地，本專利技術涉及一種用來提高半導體閃爍存儲器設備的速度和/或容量的存儲器結構。
技術介紹
諸如數碼照相機、便攜式數字助理、便攜式音頻/視頻播放器和移動終端的移動電子設備一直以來要求大容量存儲器，優選的是具有不斷增加容量和速度能力的非易失性存儲器。例如，目前使用的音頻播放器可以具有介于256M字節至40G字節的用于存儲音頻/視頻數據的存儲器。由于在沒有電力的情況下非易失性存儲器可以保存數據，優先選擇諸如閃爍存儲器和硬盤驅動器的非易失性存儲器，因此延長了電池壽命。目前，硬盤驅動器具有可以存儲20-40G字節數據的高密度，但體積相對龐大。但是，閃爍存儲器，也被稱作固態驅動器，由于其高密度、非易失性和相對硬盤驅動器的較小尺寸而受到歡迎。閃爍存儲器技術是基于EPROM和EEPROM技術的。選擇術語“閃爍”是由于其一次可擦除大量存儲器單元，這區別于只能單獨擦除每一字節的EEPR0M。多層單元(MLC)的出現相對于單層單元進一步增加了閃爍存儲器密度。本領域內技術人員清楚地知道閃爍存儲器可以被配置為或非(NOR)閃爍或者與非(NAND)閃爍，其中，NAND閃爍由于其更緊密存儲器陣列結構而相對給定面積具有更高密度。為了進一步討論，所提及到的閃爍存儲器可以被理解為NOR、NAND或者其它類型閃爍存儲器。雖然，現有閃爍存儲器模塊對于目前的消費電子設備具有足夠速度運行，但是用于要求高數據速率的其他設備中可能并不足夠。例如，記錄高分辨率移動圖像的移動多媒體設備可能要求存儲模塊具有至少lOMB/s的編程吞吐量，而現有閃爍存儲器技術難以達至IJ，因為現有閃爍存儲器技術典型的編程數據率為7MB/s。由于編程單元需要的多步驟編程序列，多層單元閃爍存儲器具有1.5MB/s的更低的速率。通過增加閃爍存儲器的運行頻率，可以直接增加閃爍存儲器的編程和讀取吞吐量。例如，目前大約20-30MHZ的運行頻率可以被增加一個數量級到大約200MHz。雖然這種解決方案顯得直截了當，但是在如此高的頻率下信號質量會有顯著問題，這就對閃爍存儲器的運行頻率設置了一個實際應用上的限制。特別地，閃爍存儲器使用一組并行輸入/輸出(I/O)引腳與其他元件通信，根據期望配置，所述引腳數量為8或者16，用于接收命令指令、接收輸入數據和提供輸出數據。這通常被稱作并行接口。高速運行將會導致眾所周知的諸如串擾、信號偏移和信號衰減的通信退化效應，從而降低信號質量。上述并行接口使用大量引腳來讀取和寫入數據。隨著輸入引腳和線路的增加，許多不期望的效應也在增加。這些效應包括符號間干擾、信號偏移和串擾。符號間干擾來自沿線路傳輸的信號的衰減以及當多個元件連接到線路時所造成的反射(reflection)。當信號沿著具有不同長度和/或特性的線路傳輸并且在不同時間到達端點時，產生信號偏移。串擾是指在非常接近的線路上的信號的不期望的耦合。隨著存儲器設備的運行速度增加，串擾越來越成為一個問題。因此，在本
中需要這樣的存儲器模塊用于移動電子設備和固態驅動器應用中，其具有增加的存儲容量和/或運行速度，并且最小化存取存儲器模塊所需的輸入引腳和線路的數量。
技術實現思路
以下說明本專利技術的一些實施例的簡要概括，用來提供對本專利技術多個方面的基本認識。此概要并不是本專利技術的詳盡的全面概述，其用意并非是標識本專利技術的關鍵或者重要部分，也不是界定本專利技術的范圍。其唯一目的是以簡化形式提供本專利技術的一些實施例，作為下述的更加詳細描述的前序。根據本專利技術的多個方面，本專利技術公開了具有多個存儲體和多個串行數據鏈接接口的半導體存儲器設備。在一個實施例中，存儲器設備包括獨立控制鏈接接口和存儲體之間的數據傳輸的控制電路。在一些實例中，所述存儲體為非易失性存儲器。本專利技術的控制電路可以與存儲器設備內的多個模塊和其他電路通信。例如，所述控制電路產生驅動多個所述模塊的控制信號。本專利技術也公開了半導體閃爍存儲器設備中實行并發存儲器操作的方法。還包括了用于每一個串行數據鏈接接口和存儲體的狀態指示器。當所述存儲體忙碌(或者返回就緒)時，以及當鏈接接口忙碌(或者返回就緒)時，更新這些狀態指示器。此外，虛擬多鏈接特征允許具有減少引腳數量的存儲器設備以高于現有技術中設備的吞吐量運行。根據本專利技術的多個方面，本專利技術公開了一種具有多個級聯存儲器設備的存儲器系統。所述存儲器設備可以被串行連接，并且外部存儲器控制器可以接收和提供數據和控制信號給所述存儲器系統。在本專利技術的其他實施例中，用來實現所公開方法的可執行指令被存儲為控制邏輯或者諸如光盤或者磁盤的計算機可讀媒介上的計算機可讀指令。在本專利技術的一些實施例中，每一個閃爍存儲器設備可以包括一個唯一的設備識別符?？梢耘渲盟鲈O備用來解析串行輸入數據中的目標設備信息域，將目標設備信息與所述設備的所述唯一設備識別號碼相關聯，來判斷所述設備是否是所述目標設備。本說明書全文也公開了本專利技術的多個其他方面?！靖綀D說明】通過示例性實施例來說明本專利技術，但本專利技術并不限于相應附圖，其中相同附圖標號表不同一部件。圖1A、1B、1C為根據本專利技術多個方面說明允許并發操作的示例性存儲器設備的高級示意圖；圖2A為根據本專利技術多個方面的示例性存儲器設備的高級框圖；圖2B為根據本專利技術的一個實施例的圖2A所示的串行數據鏈接的示意圖；圖2C為根據本專利技術的一個實施例的圖2A所示的輸入串行到并行的寄存器塊的示意圖；圖2D為根據本專利技術的一個實施例的圖2A所示的路徑開關電路的示意圖；圖2E為根據本專利技術的一個實施例的圖2A所示的輸出并行到串行寄存器塊的示意圖；圖3A、圖4、圖5A、圖6A和圖7為根據本專利技術多個方面的由存儲器設備執行的存儲器操作的時序圖；圖38、圖5B和圖6B為根據本專利技術多個方面的設備中分別說明圖3A、5A和6A的所述存儲器操作的流程圖；圖8A、8B和SC為根據本專利技術多個方面的存儲器設備中執行的并發存儲器操作的時序圖；圖9和圖10為根據本專利技術多個方面的控制多個串行數據鏈接接口和多個存儲體之間的數據傳輸的方法的流程圖；圖11為根據本專利技術的多個方面的設備中存儲器設備的輸出引腳配置方框圖；圖12為根據本專利技術的在裝備有虛擬多鏈接特征的多個方面的存儲器設備中執行存儲器操作的時序圖；圖13描述根據本專利技術多個方面的多個存儲器設備的級聯配置的高級框圖；圖14為根據本專利技術一些方面的級聯配置中的存儲器設備上執行的存儲器操作的簡化時序圖?！揪唧w實施方式】本專利技術公開了具有至少兩個存儲體的半導體存儲器的串行數據接口。此串行數據接口可以包括一個或者多個與中央控制邏輯通信的串行數據鏈接，其中，每一個串行數據鏈接可以串行接收命令和數據，可以串行提供輸出數據。每一個串行數據鏈接可以存取存儲器中的任一存儲體用來編程和讀取數據。串行接口的至少一個優點是在不同密度下具有標準輸出引腳而引腳數少的設備，因此，允許將來相兼容地升級到更高密度而無需重新設計電路板。圖1A和IB為根據本專利技術多個方面說明支持并發操作的示例性存儲器設備的高級示意圖。圖1A示出具有多個串行數據鏈接接口 102和104以及多本文檔來自技高網...

【技術保護點】
一種半導體存儲器設備，包括：多個可獨立控制的存儲塊；多個數據鏈接接口，可操作地獨立傳輸在多個數據鏈接接口的其中任一個和多個存儲塊的其中任一個之間的輸入數據或輸出數據，并且所述多個數據鏈接接口的每一個具有用于接收所述輸入數據的輸入電路和用于輸出所述輸出數據的輸出電路；以及控制電路，用于控制在所述多個數據鏈接接口的其中任一個和多個存儲塊其中任一之間并發進行的數據傳輸。

【技術特征摘要】
2005.09.30 US 60/722,368;2005.12.30 US 11/324,0231.一種半導體存儲器設備，包括: 多個可獨立控制的存儲塊； 多個數據鏈接接口，可操作地獨立傳輸在多個數據鏈接接口的其中任一個和多個存儲塊的其中任一個之間的輸入數據或輸出數據，并且所述多個數據鏈接接口的每一個具有用于接收所述輸入數據的輸入電路和用于輸出所述輸出數據的輸出電路；以及 控制電路，用于控制在所述多個數據鏈接接口的其中任一個和多個存儲塊其中任一之間并發進行的數據傳輸。2.權利要求1的半導體存儲器設備，其中，所述存儲塊包括非易失性存儲塊。3.權利要求2的半導體存儲器設備，其中，所述非易失性存儲塊包括閃爍存儲塊。4.權利要求3的半導體存儲器設備，其中，所述閃爍存儲塊包括串聯的晶體管存儲器單元。5.權利要求4的半導體存儲器設備，其中，所述閃爍存儲塊包括并聯的晶體管存儲器單元。6.權利要求1的半導體存儲器設備，其中，所述控制電路接收計算機可執行指令用來控制所述輸入和輸出數據進出多個存儲塊的其中之一的傳輸。7.權利要求6的半導體存儲器設備，其中， 所述輸入和輸出數據包括串行輸入和輸出數據；并且 所述控制電路響應地址信息控制所述串行輸入數據的傳輸，其中，所述地址信息包含在所述串行輸入數據的地址域中。8.權利要求6的半導體存儲器設備，其中，所述多個存儲塊、所述多個數據鏈接接口和所述控制電路位于具有單面焊盤結構的單獨封裝中。9.權利要求1的半導體存儲器設備，其中，所述多個數據鏈接接口包括兩個數據鏈接接口。10.權利要求1的半導體存儲器設備，其中，所述多個數據鏈接接口包括四個數據鏈接接口。11.權利要求1的半導體存儲器設備，其中，所述控制電路被配置來控制在所述多個存儲塊的至少兩個與所述多個數據鏈接接口的至少兩個之間的并發進行的數據傳輸。12.權利要求3的半導體存儲器設備，其中，所述設備通過所述數據鏈接接口的其中一個在所述多個閃爍存儲塊的其中之一中執行讀操作，并發通過所述數據鏈接接口的另一個在所述多個閃爍存儲塊的另一個中執行寫操作。13.權利要求1的半導體存儲器設備，其中，所述多個數據鏈接接口串行接收數據。14.權利要求1的半導體存儲器設備，其中，所述多個數據鏈接接口包括用于串行輸出數據的電路。15.權利要求1的半導體存儲器設備，其中，多個數據鏈接接口可操作地訪問交疊時間周期中的多個存儲塊的至少兩個。16.權利要求15的半導體存儲器設備，其中，所述交迭時間周期期間發生的操作包括頁面讀取、編程和擦除操作的至少兩個。17.權利要求15的半導體存儲器設備，其中，所述交迭時間周期期間發生的操作包括數據傳輸操作以及頁面讀取、編程和擦除操作三者的至少一個。18.權利要求15的半導體存儲器設備，其中，通過多個接口的兩個或者多個啟動所述交迭時間周期期間的操作。19.權利要求1的半導體存儲器設備，其中，所述多個存儲塊包括多個與非閃爍存儲塊。20.權利要求1的半導體存儲器設備，其中，所述多個數據鏈接接口可獨立控制來訪問多個存儲塊的任意一個中的任意地址。21.權利要求20的半導體存儲器設備，其中，所述多個數據鏈接接口可獨立控制來訪問多個存儲塊的任一個中的任一行。22.權利要求20的半導體存儲器設備，其中，所述多個數據鏈接接口可獨立控制來訪問多個存...

【專利技術屬性】
技術研發人員：金鎮祺，潘弘柏，
申請(專利權)人：莫塞德技術公司，
類型：發明
國別省市：加拿大;CA