一種數字式多通道模擬信號發生方法技術

本發明專利技術涉及一種數字式多通道模擬信號發生方法，其特征在于:FPGA產生N路可具有不同時延的1bit流信號，前述N路信號相應依次經過N路隔離型驅動器、N路去偏置電路以及N路濾波器后，輸出N路高信噪比的模擬信號。

【技術實現步驟摘要】
一種數字式多通道模擬信號發生方法
本專利技術涉及一種數字式多通道模擬信號發生方法。
技術介紹
隨著數字電子器件和數字信號處理技術的快速發展，FPGA、DSP、單片機、ARM等數字器件被逐步應用于生產和生活的各個領域。在聲吶、雷達等多個領域中，多通道模擬信號發生器是一個關鍵的設備或系統模塊，特別是相控發射技術對具有不同時延值的高信噪比多通道模擬信號產生提出了高技術指標的要求。但目前數字式多通道模擬信號發生器設計存在以下幾個方面的問題：(1)電路結構不夠優化。數字式模擬信號發生器多采用“數字器件+DAC+濾波器”的設計方案，但對于多通道模擬信號發生器來說，隨著通道數的增加使用DAC(nbits)的數量將隨之增加，同時占用數字器件I/O資源也成倍增加(n×通道數)，對具有多I/O的高性能數字器件也提出了更高的要求，DAC和數字器件I/O占用數量的增加既耗費了大量的硬件資源，也增加了研制成本；(2)對濾波器性能指標要求高。為了保證高信噪比的模擬信號輸出，需對DAC輸出信號的量化噪聲進行高性能濾波處理，這通常要求濾波器過渡帶更加陡峭(階數足夠高)，而更高階的濾波器意味著電路復雜度的增加和集成度的下降。(3)信號帶內信噪比進一步提高受限。由于量化噪聲在頻域是均勻分布的，即便采用更高性能的濾波器也不能去除帶內信號與噪聲間的耦合，因此，在產生模擬信號時，僅采用基于濾波技術的設計方案無法有效提高帶內信號信噪比，特別是對于寬帶信號這一問題更為突出。ΔΣ變換器主要由差分器、積分器、比較器和1位DAC構成的反饋結構組成，可將輸入信號與反饋信號之差作積分處理，將積分結果輸出至比較器，并持續利用反饋控制使積分器輸出最小，從而使比較器輸出1bit編碼序列(1比特流信號)中的量化噪聲偏向于較高頻域，即實現了量化噪聲的整形；同時，由于采用了過采樣技術，使用低階次的濾波器即可實現變換器輸出1比特流信號的濾波解碼，得到帶內具有高信噪比特性的模擬信號。核心期刊“儀表技術與傳感器”中發表文章“基于高階ΔΣ調制的任意波形發生器(2011,2:74-80)”提出了采用FPGA和多位ΔΣ調制器實現波形發生器的方案，充分利用了ΔΣ變換器噪聲整形等特性實現了高信噪比模擬信號的產生，其實現過程為：通過FPGA內部自行計算或外部提供的方式得到產生波形的離散數據序列；經過M位ΔΣ調制器后實現量化噪聲整形，使大部分噪聲集中到更高的頻段，使頻帶內信噪比得到大幅提高；將調制后數據序列存入FPGA的RAM存儲空間；采用循環讀取地址的方式將存儲空間的每個數據樣本并行地輸出到M位的DAC，轉換輸出模擬信號；通過抗混疊濾波器濾波輸出高信噪比的模擬信號。該方案可在降低模擬電路復雜度及對元器件間匹配要求的情況下實現高信噪比模擬信號的產生，對于進一步提高傳統數字式信號發生器輸出模擬信號信噪比具有重要的科學意義。但由于仍采用了“DAC+濾波器”的設計方案將數字信號轉換為模擬信號，在多通道模擬信號產生時仍未解決傳統數字式模擬信號發生器存在的電路結構不夠優化、對濾波器性能指標要求高、硬件規模和研制成本隨通道數增加而增加等問題。
技術實現思路
本專利技術目的在于提供一種數字式多通道模擬信號發生方法，具有更優化的電路結構，更少的硬件資源，且適用于產生包括單頻信號、線性調頻(LinearFrequencyModulation，LFM)、幅度調制信號等多種形式的具有數字信號表達式的模擬信號。實現本專利技術目的技術方案：一種數字式多通道模擬信號發生方法，其特征在于:FPGA產生N路可具有不同時延的1bit流信號，前述N路信號相應依次經過N路隔離型驅動器、N路去偏置電路以及N路濾波器后，輸出N路高信噪比的模擬信號。FPGA產生N路可具有不同時延的1bit流信號，通過如下方法實現，M個信號參量輸入至數字信號計算模塊，數字信號計算模塊計算獲得與待產生模擬信號相對應的數字信號，前述數字信號輸入至ΔΣ變換器，ΔΣ變換器產生的1bit流信號經過N個時延器后由N個I/O引腳輸出。ΔΣ變換器可以是一階、二階或多階。濾波器可以是帶通濾波器或低通濾波器，其截止頻率由信號頻率范圍確定。本專利技術具有的有益效果：本專利技術數字信號計算模塊計算生成的數字信號不必存儲而直接輸入ΔΣ變換器，降低實現復雜度的同時有效節約了FPGA的片上存儲空間；本專利技術通過ΔΣ變換器產生1bit流信號，數字處理器(FPGA)的一個I/O即可實現1比特流信號的輸出，不必采用DAC變換器，極大地節約了數字處理器的I/O資源，特別是多通道設計時這一優越性更為明顯，在簡化電路結構的同時有效降低了研制成本；本專利技術采用ΔΣ變換器，ΔΣ變換器過采樣和噪聲整形的技術特點使得采用更低指標的低階濾波器即可實現高信噪比模擬信號的輸出，與高指標的高階濾波器相比，低階濾波器的使用可降低濾波電路的復雜度，提高電路集成度；本專利技術量化噪聲整形以及高的過采樣率使得量化噪聲集中分布于奈奎斯特率附近的高頻頻譜區域，而信號頻帶內量化噪聲很少，從源頭上有效提高信號帶內信噪比的同時支持了采用低階濾波器獲得高信噪比模擬信號的設計方案；本專利技術產生多通道信號間可具有相同的時延值，也可具有不同的時延值，這一設計增加了多通道信號使用的靈活性，也擴大了其應用范圍。另外，本專利技術適用于多種信號形式模擬信號的多通道產生，不同形式信號在數字信號計算模塊中采用不同的數字信號表達式，同時根據信號參數設計濾波器即可實現可具有不同時延的、多通道高信噪比模擬信號的產生。本專利技術具有廣闊的應用前景，例如：應用于具有相控發射能力的多通道發射機、具有不同回波時延的多通道回波信號模擬器等，用于提供不同形式的高信噪比多通道模擬信號。附圖說明圖1實現本專利技術方法的數字式多通道模擬信號發生器結構示意圖；圖2產生LFM信號的波形及頻譜；圖3二階ΔΣ變換器結構圖；圖4產生LFM信號對應的1比特流信號圖；圖5產生LFM信號對應1比特流信號的頻譜圖；圖6低通濾波器的幅頻和相頻特性圖；圖7低通濾波輸出LFM模擬信號圖；圖8具有不同時延的五路bit流信號及模擬信號圖；圖9單頻信號對應1比特流信號的頻譜圖。具體實施方式如圖1所示，FPGA產生N路可具有不同時延的1bit流信號，時延權值ni可根據需要設計取值，i∈[1,2,…,N]，前述N路信號相應依次經過N路隔離型驅動器、N路去偏置電路以及N路濾波器后，輸出N路高信噪比的模擬信號。FPGA產生N路可具有不同時延的1bit流信號，通過如下方法實現，M個信號參量輸入至數字信號計算模塊，數字信號計算模塊計算獲得與待產生模擬信號相對應的數字信號，前述數字信號輸入至ΔΣ變換器，ΔΣ變換器產生的1bit流信號經過N個時延器后由N個I/O引腳輸出。ΔΣ變換器可以是一階、二階或多階。濾波器可以是帶通濾波器或低通濾波器，其截止頻率由信號頻率范圍確定。本專利技術中輸入FPGA的M個參量與描述待產生模擬信號S(t)的數字信號表達式中的參量相對應，不同的模擬信號S(t)對應不同的信號參量和數字信號表達式，根據該數字表達式在數字信號計算模塊(如圖1所示)中實現數字信號的計算產生。下面以LFM信號為例，進一步詳細說明本專利技術高信噪比多通道模擬信號的產生過程。首先，LFM信號的數字信號表達式為：其中，A為信號幅度，fL為起始頻率，fH為截止本文檔來自技高網...

【技術保護點】
一種數字式多通道模擬信號發生方法，其特征在于:FPGA產生N路可具有不同時延的1bit流信號，前述N路信號相應依次經過N路隔離型驅動器、N路去偏置電路以及N路濾波器后，輸出N路高信噪比的模擬信號。

【技術特征摘要】
1.一種數字式多通道模擬信號發生方法，其特征在于:FPGA產生N路具有不同時延的1bit流信號，前述N路信號相應依次經過N路隔離型驅動器、N路去偏置電路以及N路濾波器后，輸出N路高信噪比的模擬信號；FPGA產生N路具有不同時延的1bit流信號，通過如下方法實現，M個信號參量輸入至數字信號計算模塊，數字信號計算模塊計算獲得與待產生模擬信號相對...

【專利技術屬性】
技術研發人員：朱建軍，李海森，陳寶偉，魏玉闊，徐超，周天，杜偉東，魏波，
申請(專利權)人：哈爾濱工程大學，
類型：發明
國別省市：黑龍江;23