低失真可編程電容陣列制造技術

在一個示例實施例中，提供了通過利用控制電路來打開和關閉MOSFET開關陣列用于輸入端（Vin）低失真和最小化線性度劣化的可編程電容陣列。控制電路響應于Din控制信號而打開MOSFET以在輸入端加載電容，并關閉以從輸入端去除電容。當意圖加載具有輸入的電容時，MOSFET被持續打開。當意圖從輸入端（Vin）去除或卸載電容時，MOSFET主要是關閉的，但是，當輸入端的電容負載對系統可以容忍（即無所謂）時，MOSFET還是周期性地接通短暫的一段時間，從而確保由于可編程電容器陣列系統最小化Vin的線性退化。

【技術實現步驟摘要】
低失真可編程電容陣列優先權數據本申請請求于2013年3月14日提交的臨時專利申請序列號61/784295的優先權，該申請通過弓I用將其整體并入本文。
本專利技術總體上涉及電容陣列，更具體地涉及用于實現低失真可編程電容器陣列的裝置、方法以及系統。
技術介紹
可編程電容器陣列通常被配置為具有每個串聯連接到電容陣列之一的開關陣列，所述電容陣列依次連接到輸入。陣列的每個開關可以打開以在陣列的輸入端加載電容器或關閉以輸入端移除電容器。當可編程電容器陣列的開關使用開關設備(諸如，例如MOSFET晶體管)實現時，雖在離線狀態下，開關設備的非線形可導致在陣列輸入端的輸入信號失真或惡化。因此，其中開關設備對輸入信號的非線性影響被減小或最小化的可編程電容器陣列將提供優勢。 【附圖說明】 圖1A示出根據本公開的示例實施例的可編程電容器的電路； 圖1B示出了圖1A的示例實施例中的示例信號波形； 圖2A示出了根據圖1A的示例實施例的可編程電容器的可能實現的電路； 圖2B示出了圖2A的示例實施例的示例信號波形； 圖3示出了根據本公開的另一實施例實施為可編程電容器陣列的一部分的圖1A的可編程電容器； 圖4示出根據本公開的另一示例實施例的差分系統中實現的圖1A的可編程電容器； 圖5A示出根據本公開的又一示例實施例的開關電容采樣并保持電路中實施的圖1A的可編程電容器； 圖5B示出圖5A的示例實施例的信號波形； 圖6A示出根據本公開的又一示例實施例的可編程電容器； 圖6B示出圖6A的示例實施例的信號波形 【具體實施方式】 本專利技術一般地涉及低失真可編程電容器陣列的裝置、系統、電路和方法。在一個示例實施例中，可編程電容器陣列通過利用控制電路來控制MOSFET開關提供低失真并最小化Vin信號對陣列輸入的線性劣化。MOSFET開關的漏極被耦合到電容，該電容耦合到陣列的輸入端。控制電路響應于Din信號而打開MOSFET以在輸入端加載電容，并關閉以從輸入端去除電容。當意圖加載具有輸入的電容時，MOSFET被連續地打開。當意圖從輸入端(Vin)去除或卸載電容時，MOSFET主要是關閉的，但是，當輸入端的電容負載對系統可以容忍(SP無所謂)時，MOSFET還是周期性地接通短暫的一段時間。這最小化輸入端的該線性退化。否貝丨J，如果MOSFET持續關閉，輸入的線性度會降低。 在稱為“開關電容器電路’的一類電路中，時間期間[當在輸入端加載電容不重要]普遍使用。換句話說，當該電容已經由關閉MOSFET的Din信號從輸入端(Vin)去除時，控制電路響應于時鐘打開和關閉M0SFET。在該示例實施例中，時鐘可定期充電MOSFET的漏極電壓VD到MOSFET源極的電壓VS。當MOSFET由時鐘信號打開和關閉時，VD接近VS。這可以防止以高頻Vin打開MOSFET并最小化線性劣化。在該示例性實施例的實施方式中，控制電路可以通過利用邏輯以在MOSFET的柵極輸入產生控制信號來實現。DIN信號和時鐘可以被輸入到該邏輯。該實施例可經配置以允許所述控制電路在合適時間通過打開和關閉MOSFET周期性地縮短MOSFET的漏節點到其源電壓。如本公開中所使用的，Vin表示對陣列輸入端的任何輸入信號。在可替換方案中，時鐘可以非周期方式提供開關。如本公開所使用的，Din是指可用于控制可編程電容陣列的開關設備開關的任何輸入信號。控制電路表示經配置以接收至少一個輸入信號(例如，Din信號)并用于向開關設備提供控制信號的任何電路或邏輯。 根據本公開的另一示例性實施例，MOSFET可以是NMOS晶體管，以及邏輯電路可在低或高邏輯電平生成控制信號，以響應于第一輸入信號和時鐘提供MOSFET的柵極上的電壓VG。MOSFET的源極可以耦合到處于電壓VS的電壓源和MOSFET的背柵可被耦合到處于電壓VPW的電壓源。本實施例的電路和參數可經配置以使得當控制信號為低電平以及晶體管關閉時，柵極VG的電壓小于(VD，VS)，以及背柵電壓VPW小于(VD和VS)。這可以防止實施例的可編程電容器陣列中MOSFET的P-阱或P-襯底二極管的打開。 根據本公開的進一步示例實施例，低失真可編程電容器可在多個低失真電容陣列中實現。 根據本公開的進一步示例實施例，低失真可編程電容器可在差分系統或差分系統中多個低失真可編程電容器陣列中實現。 根據本公開的又一示例實施例，低失真可編程電容器也可以由開關電容采樣并保持系統中實現，或者在一個或多個采樣并保持系統中的多個低失真可編程電容器的陣列中實現。 根據本公開的又一示例實施例，通過設置使用DPW1 二極管的可編程電容器的NMOS晶體管的漏極電壓VD提供低失真而實施電路，所述DPW1 二極管存在于NMOS背柵(P講)和NMOS漏極VD之間。在本實施例中，控制信號被輸入到背柵，近似當NMOS晶體管已由施加到其柵極的第一輸入信號關閉時，所述背柵設置VD和VS。 雖然本公開的示例實施例的特定實施例可被描述為包括NMOS器件作為MOSFET開關，但可以理解:通過對電壓和信號參數的適當修改，PMOS器件可用于可編程電容器陣列的所公開實施例的替代實施例中，用于代替NMOS設備。 在本公開的一個示例實施例中，提哦在可編程電容器的輸入信號具有具有低失真并最小化線性退化的和可編程電容器陣列。現在參照圖la，其中示出根據本公開的示例實施例的可編程電容器陣列100。圖1a的電路包括晶體管NM0S1、電容器Cl (具有值C)，以及包括邏輯110的控制電路。電容器Cl耦合節點nx到接收輸入信號Vin的輸入112。該信號Vin可具有電壓值和轉換率的任何范圍。NMOSl的漏極端子104可耦合到節點nx并處于電壓電勢VD。NMOSl還具有可被耦合到電壓電位VS的源極端子106，耦合到邏輯110并處于電壓電勢VG的柵極端子102，和耦合到處于電壓電位VPW的節點的背柵端子108。邏輯110可提供處于高(vhigh)或低(vlow)邏輯電平的控制信號，以響應于Din信號和時鐘(CLK)提供在NMOSl的柵極的電壓VG。二極管DPW表示NMOSl的p-阱或P-襯底內部二極管。Cp表示NMOSl的內部寄生電容。在圖1A的實施例中，晶體管NMOSl可被打開以加載輸入端Vin與Cl，或晶體管NMOSl可被關閉以卸載輸入端Vin與Cl。這兩個選項代表可編程電容器Cl的兩個狀態。當NMOSl如果打開時，沒有大的線性降解效果。然而，如果NMOSl關閉，當NMOSl只永久關閉在靜止狀態時，Vin的線性度可顯著降解。為了避免這種情況，在其中輸入信號Vin上電容Cl的負載不會影響該系統的短暫時間，晶體管NMOSl可被打開以設定漏極電壓VD為所需狀態。在此“停機時間”，VD被短路到VS并因此取決于多種因素，例如驅動VS的電路阻抗、NMOSl的阻抗、Cp、C與Vin網絡的阻抗、在多個時鐘周期段上VD接近VS。只要時鐘速率足夠快以提供對VD的漏電流，VD將在平均值上接近VS。 本公開的實施例可以避免不具有本實施例特征實施的當前可編程電容器陣列中出現的問題。例如，可編程電容器陣列可使用類似于圖1A配置的NMOS晶體和電容器實現，但沒有諸如邏輯110或其它電路的任何控制本文檔來自技高網...

【技術保護點】
用于最小化輸入信號的線性度退化的低失真可編程電容器，所述電容器在由時鐘輸入定義的時間段內有效，并包括：Vin輸入，用于接收在選定范圍具有電壓值和變化率的Vin信號；電容器，連接在Vin的輸入端和第一節點之間；具有柵極的晶體管，漏極耦合到所述第一節點，源極耦合到處于電壓VS的晶體管，耦合到處于電壓VPW的第三節點的背柵端子，在所述第一和第三節點之間的內部寄生PN二極管，所述晶體管經配置以響應于在所述柵極上的VG信號打開并加載Vin輸入與電容器并關閉以從Vin的輸入去除電容器的加載，以及具有Din輸入端和時鐘輸入端的控制電路，所述控制電路經配置以當DIN輸入處于第一狀態時提供VG信號以打開所述晶體管，并且當所述DIN輸入處于第二狀態時提供VG信號，以響應時鐘輸入的信號接通和切斷所述晶體管，其中，VS、VPW和VG的電壓電平經選擇，使得當VG信號關閉所述晶體管時，晶體管的晶體管和內部寄生PN二極管在Vin的電壓值與轉換率的選定范圍保持關閉。

【技術特征摘要】
2013.03.14 US 61/784,295;2014.02.24 US 14/187,4401.用于最小化輸入信號的線性度退化的低失真可編程電容器，所述電容器在由時鐘輸入定義的時間段內有效，并包括: Vin輸入，用于接收在選定范圍具有電壓值和變化率的Vin信號； 電容器，連接在Vin的輸入端和第一節點之間； 具有柵極的晶體管，漏極耦合到所述第一節點，源極耦合到處于電壓VS的晶體管，耦合到處于電壓VPW的第三節點的背柵端子，在所述第一和第三節點之間的內部寄生PN二極管，所述晶體管經配置以響應于在所述柵極上的VG信號打開并加載Vin輸入與電容器并關閉以從Vin的輸入去除電容器的加載，以及 具有Din輸入端和時鐘輸入端的控制電路，所述控制電路經配置以當DIN輸入處于第一狀態時提供VG信號以打開所述晶體管，并且當所述DIN輸入處于第二狀態時提供VG信號，以響應時鐘輸入的信號接通和切斷所述晶體管， 其中，VS、VPW和VG的電壓電平經選擇，使得當VG信號關閉所述晶體管時，晶體管的晶體管和內部寄生PN 二極管在Vin的電壓值與轉換率的選定范圍保持關閉。2.根據權利要求1所述的低失真可編程電容器，其中，所述電容器包括第一電容器，晶體管包括第一晶體管，以及所述低失真可編程電容器進一步包括: 一個或多個第二電容，每個具有第一和第二端，所述第一端耦合到Vin的輸入端； 一個或多個第二晶體管，每個具有耦合到所述一個或多個第二電容的第二端子的漏極，耦合到所述第二節點的源極，耦合到所述第三節點的背柵，以及耦合到控制電路以接收VG信號的柵極。3.根據權利要求1所述的低失真可編程電容器，其中所述電容器包括通過第一開關耦合到所述輸入的端子。4.根據權利要求3所述的低失真可編程電容器，還包括耦合到所述電容器的端子的采樣和保持電路。5.根據權利要求4所述的低失真可編程電容器，其中電容器包括第一電容器，以及所述采樣和保持電路包括: 具有耦合到地電位的正輸入端、負輸入端和輸出端的運算放大器； 第二電容器，耦合在所述第一電容器的端子和所述運算放大器的負輸入端之間:第三電容器，耦合在所述運算放大器的負輸入端與輸出端之間；和第二、第三和第四開關，分別耦合第一電容器的端子，所述運算放大器的負輸入端與運算放大器的輸出端與地電位。6.根據權利要求1所述的低失真可編程電容器，其中所述電容器包括第一電容器，以及所述晶體管包括第一晶體管，所述低失真可編程電容器具有差分系統，包括: 用于接收Vin負信號的Vin負輸入端； 第二電容器，耦合在Vin負輸入端和第四節點之間； 第二晶體管，具有耦合至所述第四節點的漏極，耦合到所述第二節點的源極，耦合到所述第三節點的背柵端子，和耦合到所述控制電路以接收該VG信號的漏極。7.根據權利要求6所述的低失真可編程電容器，還包括第三晶體管，具有耦合到第一節點的漏極，耦合到所述第四節點的源極，耦合到所述第三節點的背柵，以及耦合到所述控制電路以接收VG信號的柵極。8.根據權利要求7所述的低失真可編程電容，其中所述第一和第二電容器分別通過第一和第二開關被稱合到Vin輸入和Vin負輸入端。9.根據權利要求8所述的低失真可編程電容，還包括耦合到所述第一和第二電容器的采樣和保持電路的差分實現。10.用于最小化輸入信號的線性度退化的低失真可編程電容器，所述電容器在由時鐘輸入定義的時間段內有效，并包括: Vin輸入，用于接收在選定范圍具有電壓值和變化率的Vin信號； 輸入電路，經配置以接收Din信號并響應于Din信號提供VG信號； 電容器，稱合在Vin輸入端和第一節點之間； 晶體管，具有耦合到所述第一節點的漏極，耦合到處于電壓VS的第...

【專利技術屬性】
技術研發人員：S·德瓦拉簡，L·A·辛格，
申請(專利權)人：美國亞德諾半導體公司，
類型：發明
國別省市：美國;US