基于現場可編程門陣列的集中緩存式裝置及設計方法制造方法及圖紙

一種基于現場可編程門陣列的集中緩存式裝置及設計方法，涉及現場可編程門陣列設計領域，適用于至少2個相同的功能模塊，該裝置包括：時分復用控制單元，用于將時間周期劃為至少2個等時長的時隙，每一個時隙按順序對應一個功能模塊，每個功能模塊在對應的時隙內進行輸入信號處理；信號串行化單元，用于將每個功能模塊的并行輸入信號轉化為串行輸入信號；集中存儲寄存器，用于保存每個功能模塊的寄存器，并在每個功能模塊對應的時隙內讀寫該功能模塊的寄存器；組合邏輯單元，用于單個功能模塊進行輸入信號處理的組合邏輯；信號并行化單元，用于將每個功能模塊的輸入信號處理后的串行輸出信號還原為并行輸出信號。

【技術實現步驟摘要】

本專利技術涉及現場可編程門陣列設計領域，具體來講是一種基于現場可編程門陣列的集中緩存式裝置及設計方法。
技術介紹
FPGA(Field?Programmable?Gate?Array，現場可編程門陣列)是在PAL(Programmable?Array?Logic，可編程陣列邏輯)、GAL(Generic?Array?Logic，通用陣列邏輯)、PLD(Programmable?Logic?Device，可編程邏輯器件)等可編程器件的基礎上進一步發展的產物，是ASIC(Application?Specific?Integrated?Circuit，專用集成電路)中集成度最高的一種。FPGA的可編程特性使得該器件具有獨特的靈活性，可以幫助系統廠商在最短的時間內推出產品并實現產業化；隨著工藝的進步，傳統ASIC產品所需的NRE(Non-Recurring?Engineering，一次性工程)成本越來越高，受企業研發資金的約束，傳統ASIC在很多市場領域已被FPGA取代。FPGA的應用領域已從原來的通信逐步擴展到消費電子、汽車電子、工業控制、測試測量等廣泛的領域。因此，如何有效利用FPGA內部邏輯資源也變得越來越重要。FPGA內部包括CLB(Configurable?Logic?Block，可配置邏輯模塊)、IOB(Input?Output?Block，輸出輸入模塊)和Interconnect(內部連線)三大個部分。IOB是芯片與外界電路接口部分，完成不同電器特性下對輸入/輸出信號的驅動與匹配要求；CLB主要由組合邏輯、寄存器、選擇器和控制單元組成；Interconnect用于連通FPGA內部所有單元。用戶通過對FPGA內部的邏輯模塊和I/O模塊重新配置，以實現用戶所需的邏輯功能。當FPGA設計中包含N個相同功能模塊時，通常實現方法是完成一個功能模塊，然后做N次復制，如圖1所示，若一個功能模塊占用X個組合邏輯單元，Y個寄存器，Z條內部連線，那么N次復制后一般就會占用X×N個組合邏輯單元，Y×N個寄存器，Z×N條內部連線，嚴重消耗了FPGA的硬件資源，提高了設計成本，同時過多的內部連線也可能會導致整個設計所能達到的最大頻率(Fmax)不符合要求。
技術實現思路
針對現有技術中存在的缺陷，本專利技術的目的在于提供一種基于現場可編程門陣列的集中緩存式裝置及設計方法，能夠減少多個相同功能模塊占用的組合邏輯資源，節省設計成本，且功能模塊的數量越大，效果越明顯。為達到以上目的，本專利技術采取的技術方案是：一種基于現場可編程門陣列的集中緩存式裝置，適用于至少2個相同的功能模塊，包括時分復用控制單元、信號串行化單元、集中存儲寄存器、組合邏輯單元、信號并行化單元；所述時分復用控制單元用于將時間周期劃為至少2個等時長的時隙，每一個時隙按順序對應一個功能模塊，每個功能模塊在對應的時隙內進行輸入信號處理；所述信號串行化單元用于將每個功能模塊的并行輸入信號轉化為串行輸入信號；所述集中存儲寄存器用于保存每個功能模塊的寄存器，并在每個功能模塊對應的時隙內讀寫該功能模塊的寄存器；所述組合邏輯單元用于單個功能模塊進行輸入信號處理的組合邏輯；所述信號并行化單元用于將每個功能模塊的輸入信號處理后的串行輸出信號還原為并行輸出信號。在上述技術方案的基礎上，所述組合邏輯單元為單路HDLC解封裝組合邏輯。在上述技術方案的基礎上，所述集中存儲寄存器為block?RAM或者分布式RAM。在上述技術方案的基礎上，所述時分復用控制單元劃分的時隙按順序不斷循環。本專利技術還提供一種基于現場可編程門陣列的集中緩存式設計方法，包括以下步驟：步驟S1.時分復用控制單元根據功能模塊的數目將時間周期劃為相應數目的時隙；信號串行化單元將每個功能模塊的并行輸入信號轉化為串行輸入信號；步驟S2.各個功能模塊的寄存器按順序存儲在集中存儲寄存器的地址中；步驟S3.在同一個時隙內，對應的功能模塊的輸入信號輸入時，從集中存儲寄存器中讀取對應的寄存器值，并調用組合邏輯單元，計算該功能模塊的輸出結果，然后將數據處理后的新寄存器值重新存入到集中存儲寄存器的對應地址中；步驟S4.信號并行化單元將每個功能模塊的輸出結果按對應關系重新還原為并行輸出信號。在上述技術方案的基礎上，步驟S1中，每個輸入信號對應設有一個順序標記信號，所述順序標記信號用于指示輸入信號對應的時隙。在上述技術方案的基礎上，步驟S4中，信號并行化單元將每個功能模塊的輸出結果按順序標記信號的對應關系重新還原為并行輸出信號。在上述技術方案的基礎上，步驟S2中，各個功能模塊寄存器在每個地址中的存放位置是相同的。在上述技術方案的基礎上，每個功能模塊的輸入信號設有一個數據有效信號，所述數據有效信號用于指示當前時隙內輸入信號的數據是否有效。本專利技術的有益效果在于：1.本專利技術采用的集中緩存式設計方法，能夠減少多個相同功能模塊占用的組合邏輯資源，節省設計成本，且功能模塊的數量越大，效果越明顯。2.本專利技術利用信號串行化單元將多個相同功能模塊端口串行化，減少了功能模塊之間的信號連線，進而節約了FPGA的布線資源。3.本專利技術提供的集中緩存式設計方法，通過共享組合邏輯單元，將N個功能模塊的N×X個組合邏輯單元減少到X個組合邏輯單元，比傳統設計方法的資源占用率少，這為軟件在FPGA內部布局布線提供了便利，因此會有效提高設計的最大系統時鐘頻率(Fmax)，提高設計的穩定性。附圖說明圖1為
技術介紹
中N個相同功能模塊通常設計方法的示意圖；圖2本專利技術中基于現場可編程門陣列的集中緩存式裝置的結構框圖；圖3本專利技術中基于現場可編程門陣列的集中緩存式設計方法的示意圖；圖4本專利技術實施例8路HDLC解封裝結構示意圖。具體實施方式以下結合附圖及實施例對本專利技術作進一步詳細說明。參見圖2所示，一種基于現場可編程門陣列的集中緩存式裝置，適用于至少2個相同的功能模塊，包括時分復用控制單元、信號串行化單元、集中存儲寄存器、組合邏輯單元、信號并行化單元；所述時分復用控制單元用于將時間周期劃為至少2個等時長的時隙，每一個時隙按順序對應一個功能模塊，每個功能模塊在對應的時隙內進行輸入信號處理；所述時分復用控制單元劃分的時隙按順序不斷循環。所述信號串行化單元用于將每個功能模塊的并行輸入信號轉化為串行...

【技術保護點】
一種基于現場可編程門陣列的集中緩存式裝置，適用于至少2個相同的功能模塊，其特征在于：包括時分復用控制單元、信號串行化單元、集中存儲寄存器、組合邏輯單元、信號并行化單元；所述時分復用控制單元用于將時間周期劃為至少2個等時長的時隙，每一個時隙按順序對應一個功能模塊，每個功能模塊在對應的時隙內進行輸入信號處理；所述信號串行化單元用于將每個功能模塊的并行輸入信號轉化為串行輸入信號；所述集中存儲寄存器用于保存每個功能模塊的寄存器，并在每個功能模塊對應的時隙內讀寫該功能模塊的寄存器；所述組合邏輯單元用于單個功能模塊進行輸入信號處理的組合邏輯；所述信號并行化單元用于將每個功能模塊的輸入信號處理后的串行輸出信號還原為并行輸出信號。

【技術特征摘要】
1.一種基于現場可編程門陣列的集中緩存式裝置，適用于至少
2個相同的功能模塊，其特征在于：包括時分復用控制單元、信號串
行化單元、集中存儲寄存器、組合邏輯單元、信號并行化單元；
所述時分復用控制單元用于將時間周期劃為至少2個等時長的
時隙，每一個時隙按順序對應一個功能模塊，每個功能模塊在對應的
時隙內進行輸入信號處理；
所述信號串行化單元用于將每個功能模塊的并行輸入信號轉化
為串行輸入信號；
所述集中存儲寄存器用于保存每個功能模塊的寄存器，并在每個
功能模塊對應的時隙內讀寫該功能模塊的寄存器；
所述組合邏輯單元用于單個功能模塊進行輸入信號處理的組合
邏輯；
所述信號并行化單元用于將每個功能模塊的輸入信號處理后的
串行輸出信號還原為并行輸出信號。
2.如權利要求1所述的基于現場可編程門陣列的集中緩存式裝
置，其特征在于：所述組合邏輯單元為單路HDLC解封裝組合邏輯。
3.如權利要求1所述的基于現場可編程門陣列的集中緩存式裝
置，其特征在于：所述集中存儲寄存器為block?RAM或者分布式RAM。
4.如權利要求1所述的基于現場可編程門陣列的集中緩存式裝
置，其特征在于：所述時分復用控制單元劃分的時隙按順序不斷循環。
5.根據權利要求1所述裝置的基于現場可編程門陣列的集中緩
存式設計方法，其特征在于，包括以下步驟：
步驟S1.時分復用控制單元根據功能模塊的數...

【專利技術屬性】
技術研發人員：程泉，
申請(專利權)人：烽火通信科技股份有限公司，
類型：發明
國別省市：湖北;42