主處理器與若干協處理器的嵌入式連接方法及連接接口技術

本發明專利技術提供了一種適于在單芯片系統內的主處理器和若干協處理器之間實現指令控制和數據傳輸的接口，該接口至少包含并行的由主處理器發往若干協處理器的一套指令信號,一套地址及寫數據信號,和一套控制信號；該接口還至少包含由協處理器發往主處理器的,經過匯總電路合并的一套指令命中標示信號,一套數據信號和一套中斷請求信號，協處理器還至少包含一整套片內總線接口,能夠實現對總線從設備的獨立訪問。本發明專利技術的優點是：能夠兼顧主處理器和若干協處理器之間數據傳輸和處理效率,實現接口的通用性和可復用性,且軟件工具鏈友好的嵌入式主處理器和若干協處理器的連接。

【技術實現步驟摘要】
主處理器與若干協處理器的嵌入式連接方法及連接接口
本專利技術涉及集成電路中的嵌入式通用處理器接口
，尤其是涉及一種通用的主處理器與若干協處理器的嵌入式連接方法及裝置。
技術介紹
在集成電路中的嵌入式系統中,為了減輕通用主處理器的計算負擔,或特意增強系統在某方面(如浮點運算,圖像處理,加解密等)的處理能力,往往為通用主處理器配備一個或若干協處理器,也稱作加速處理單元。根據應用目標和應用場合的不同,協處理器的功能和結構往往相差較大,其與通用主處理器的接口也各有不同,尚沒有統一的業界標準或通用的連接方法。目前,通用主處理器和協處理器的連接方法,大致可以分為如下三種：一是間接連接,即主處理器和協處理器間沒有指令和數據交互通道,兩者以相對獨立的方式連接在片內總線上，各自獨立地從總線讀取指令,并獨立地對總線上的從設備進行讀寫操作，兩種處理器往往使用不同的指令集,編譯工具鏈和調試工具鏈。兩個處理器間的數據交互是通過片內總線和總線上掛載的從設備來中轉完成的。這種間接連接方式，其優點是主處理器和協處理器選型靈活,只需要依照應用目標和處理器的性能指標進行獨立選型即可。其缺點是主處理器和協處理器間沒有數據直連通道,對于需要頻繁進行數據交互的應用場景,交互效率較低；同時,在一套嵌入式系統中采用多套指令集,編譯工具鏈和調試工具鏈,對于系統的后續開發會帶來更大的成本和復雜度。二是通用協處理器接口,即主處理器和協處理器間通過主處理器規定的一套通用數據通道進行交互，協處理器沒有獨立的指令集,所有處理動作受主處理器控制，主處理器通過其指令集規定的幾條數據傳輸指令,對協處理器的控制和狀態寄存器進行讀寫操作,間接達到對協處理器進行細粒度控制的效果。協處理器不需要自己的指令集,編譯工具鏈和調試工具鏈,但需要遵守主處理器規定的一套通用協處理器接口協議。協處理器沒有獨立的讀寫總線能力,所有的控制信息和數據流均由主處理器提供。這種通用協處理器接口的連接方式,其優點是指令集只采用主處理器的指令集,編譯工具鏈和調試工具鏈即可,對于頻繁的數據交互也有較高的傳輸效率。其缺點是僅通過幾條數據傳輸指令,在實現對協處理器的復雜控制上,效率和靈活度都較低,從而間接導致協處理器無法高效完成一些較為復雜的計算任務。三是專用的緊耦合協處理器接口,即主處理器和協處理器間通過主處理器規定的一整套專用的指令通道,數據通道和控制通道進行交互。協處理器可以自行解碼主處理器發出的指令,并獨立完成指令規定的運算和控制任務；協處理器的數據一般通過獨立的數據通道接入主處理器的總線讀寫通道,使協處理器具有獨立且高效的總線讀寫能力。此外緊耦合的特點還體現在主處理器和協處理器控制流的同步上，通過獨立的控制通道,主處理器的一系列控制和狀態信息,如清空流水線,中斷,跳轉,停機等,會傳遞到協處理器內部,并影響協處理器的執行進程,達到兩個處理器同步并行的控制效果。專用的緊耦合協處理器接口的連接方式,其優點是最大限度地提高了協處理器的數據傳輸和處理效率,且只需要支持指令擴展的一套編譯工具鏈和調試工具鏈。其缺點是專用接口連接信號多,協議復雜,且主處理器和協處理器的內部電路都需要針對專用接口進行改動,降低了主處理器和協處理器模塊的可復用性,并延長了嵌入式系統的開發周期。當主處理器需要與若干相同或不同的協處理器進行交互時,數據傳輸效率,接口的通用性和可復用性,以及軟件工具鏈友好性的要求就更高。綜上所述,設計一套能夠兼顧數據傳輸和處理效率,可復用性強,且軟件工具鏈友好的嵌入式主處理器和若干協處理器的連接方法,是嵌入式通用處理器接口
的一個重要課題。
技術實現思路
本專利技術要解決的問題是提供一種通用的主處理器與若干協處理器的嵌入式連接方法及連接接口。為解決上述技術問題，本專利技術采用的技術方案是：主處理器與若干協處理器的嵌入式連接方法，包含：主處理器以廣播的方式同時向每個協處理器發出相同的并行的指令信息，供相關的協處理器收取和解析，指令信息為一組既定的指令集；將各協處理器發出的指令命中標志信號經過匯總合為一位總標志信息送往主處理器，只能有一個協處理器的指令命中標志信號為有效值；主處理器以廣播的方式同時向每個協處理器發出相同的并行的地址信息，供相關的協處理器收取和解析，地址信息為一組既定的地址編碼，每個地址編碼對應若干協處理器中的一組或多組可訪問的寄存器；主處理器以廣播的方式同時向每個協處理器發出相同的并行的數據信息，供相關的協處理器收取；若干協處理器發出的并行數據信息經過匯總合并為一組并行數據送往主處理器，同一時刻只能有一個協處理器的數據信號為有效值；主處理器以廣播的方式同時向每個協處理器發出相同的并行的控制信息，供相關的協處理器收取；各協處理器發出的中斷請求信號經過匯總合并為一位總中斷請求信號送往主處理器，同一時刻允許有多個協處理器的中斷請求信號為有效值；每個協處理器通過一套獨立的片內總線讀寫接口可以自主地訪問片內總線上的各個從設備；以及主處理器和所有協處理器共享同一個時鐘和外部復位信號。主處理器與若干協處理器的嵌入式連接接口，包括主處理器、若干協處理器和所述主處理器與協處理器之間傳輸數據的接口，所述接口包括：對于每個協處理器，至少有一套由主處理器發出的并行的指令信號接收接口，主處理器通過廣播的方式同時向每個協處理器發出指令信息；對于每個協處理器，至少有一個由協處理器發出的指令命中標志信號接口，若干協處理器的命中標志信號經標志匯總電路合并后，由主處理器進行接收；對于每個協處理器，至少有一套由主處理器發出的并行的地址信號接收接口，主處理器通過廣播的方式同時向每個協處理器發出地址信息；對于每個協處理器，至少有一套由主處理器發出的并行的數據信號接收接口，主處理器通過廣播的方式同時向每個協處理器發出數據信息；對于每個協處理器，至少有一套由協處理器發出的并行的數據信號接口，若干協處理器的并行數據信號經回讀數據匯總電路合并后，由主處理器進行接收；對于每個協處理器，至少有一套由主處理器發出的控制信號接收接口，主處理器通過廣播的方式同時向每個協處理器發出若干控制信號；對于每個協處理器，至少有一套由協處理器發出的中斷請求信號接口，若干協處理器的中斷請求信號經中斷匯總電路合并后，由主處理器進行接收；對于每個協處理器，有一套獨立的片內總線讀寫接口，通過該接口各協處理器可以自主地訪問片內總線上的各個從設備；主處理器和所有協處理器共享同一個時鐘和外部復位信號。進一步的，所述主處理器內部結構包括：主處理器的內核電路，主要實現通用處理器常規的計算和控制功能；指令廣播單元，負責將主處理器每條指令周期內新取得的指令，以并行信號的形式廣播到主處理器外部；指令命中監測單元，負責判斷匯總后的指令命中標志信息是否為有效值，如被判斷為無效值，則負責向內核電路發起本條指令為非法指令的標示信號；協處理器寄存器讀寫控制單元,負責將內核電路發起的對某個或多個協處理器的內部寄存器的寫操作或讀操作轉化為對多個接口信號的一系列控制；協處理器控制單元,負責將對協處理器的控制信息以信號的形式廣播到主處理器外部；中斷請求收集單元，負責接收經過匯總的中斷請求信號,并將有效的中斷請求傳遞給內核電路。進一步的，所述協處理器內部結構包括：協處理器內核電路,主要實現指令本文檔來自技高網...

【技術保護點】
主處理器與若干協處理器的嵌入式連接方法，其特征在于包含：主處理器以廣播的方式同時向每個協處理器發出相同的并行的指令信息，供相關的協處理器收取和解析，指令信息為一組既定的指令集；將各協處理器發出的指令命中標志信號經過匯總合為一位總標志信息送往主處理器，只能有一個協處理器的指令命中標志信號為有效值；主處理器以廣播的方式同時向每個協處理器發出相同的并行的地址信息，供相關的協處理器收取和解析，地址信息為一組既定的地址編碼，每個地址編碼對應若干協處理器中的一組或多組可訪問的寄存器；主處理器以廣播的方式同時向每個協處理器發出相同的并行的數據信息，供相關的協處理器收取；若干協處理器發出的并行數據信息經過匯總合并為一組并行數據送往主處理器，同一時刻只能有一個協處理器的數據信號為有效值；主處理器以廣播的方式同時向每個協處理器發出相同的并行的控制信息，供相關的協處理器收取；各協處理器發出的中斷請求信號經過匯總合并為一位總中斷請求信號送往主處理器，同一時刻允許有多個協處理器的中斷請求信號為有效值；每個協處理器通過一套獨立的片內總線讀寫接口可以自主地訪問片內總線上的各個從設備；以及主處理器和所有協處理器共享同一個時鐘和外部復位信號。...

【技術特征摘要】
1.主處理器與若干協處理器的嵌入式連接方法，其特征在于包含：主處理器以廣播的方式同時向每個協處理器發出相同的并行的指令信息，供相關的協處理器收取和解析，指令信息為一組既定的指令集；將各協處理器發出的指令命中標志信號經過匯總合為一位總標志信息送往主處理器，只能有一個協處理器的指令命中標志信號為有效值；主處理器以廣播的方式同時向每個協處理器發出相同的并行的地址信息，供相關的協處理器收取和解析，地址信息為一組既定的地址編碼，每個地址編碼對應若干協處理器中的一組或多組可訪問的寄存器；主處理器以廣播的方式同時向每個協處理器發出相同的并行的數據信息，供相關的協處理器收取；若干協處理器發出的并行數據信息經過匯總合并為一組并行數據送往主處理器，同一時刻只能有一個協處理器的數據信號為有效值；主處理器以廣播的方式同時向每個協處理器發出相同的并行的控制信息，供相關的協處理器收取；各協處理器發出的中斷請求信號經過匯總合并為一位總中斷請求信號送往主處理器，同一時刻允許有多個協處理器的中斷請求信號為有效值；每個協處理器通過一套獨立的片內總線讀寫接口可以自主地訪問片內總線上的各個從設備；以及主處理器和所有協處理器共享同一個時鐘和外部復位信號。2.主處理器與若干協處理器嵌入式連接的接口，其特征在于所述接口包括：對于每個協處理器，至少有一套由主處理器發出的并行的指令信號接收接口，主處理器通過廣播的方式同時向每個協處理器發出指令信息；對于每個協處理器，至少有一個由協處理器發出的指令命中標志信號接口，若干協處理器的命中標志信號經標志匯總電路合并后，由主處理器進行接收；對于每個協處理器，至少有一套由主處理器發出的并行的地址信號接收接口，主處理器通過廣播的方式同時向每個協處理器發出地址信息；對于每個協處理器，至少有一套由主處理器發出的并行的數據信號接收接口，主處理器通過廣播的方式同時向每個協處理器發出數據信息；對于每個協處理器，至少有一套由協處理器發出的并行的數據信號接口，若干協處理器的并行數據信號經回讀數據匯總電路合并后，由主處理器進行接收；對于每個協處理器，至少有一套由主處理器發出的控制信號接收接口，主處理...

【專利技術屬性】
技術研發人員：王粟，
申請(專利權)人：天津國芯科技有限公司，
類型：發明
國別省市：天津;12