三維半導體器件及其制造方法技術

本發明專利技術公開了一種三維半導體器件，包括多個存儲單元和多個選擇晶體管，所述多個存儲單元的每一個包括：溝道層，沿垂直于襯底表面的方向分布；多個層間絕緣層與多個柵極堆疊結構，沿著所述溝道層的側壁交替層疊；多個浮柵，位于所述多個層間絕緣層與所述溝道層的側壁之間；漏極，位于所述溝道層的頂部；以及源極，位于所述多個存儲單元的相鄰兩個存儲單元之間的所述襯底中。依照本發明專利技術的三維半導體器件及其制造方法，在垂直溝道側壁植入浮柵，通過柵電極與浮柵之間的耦合控制垂直溝道側壁上感應生成的源漏區的開啟，有效提高了源漏區的感應效率和強度，減小了存儲單元的源漏電阻，從而提高了存儲陣列的讀取電流和讀取速度。

【技術實現步驟摘要】
三維半導體器件及其制造方法
本專利技術涉及一種半導體器件及其制造方法，特別是涉及一種三維半導體器件及其制造方法。
技術介紹
為了改善存儲器件的密度，業界已經廣泛致力于研發減小二維布置的存儲器單元的尺寸的方法。隨著二維(2D)存儲器件的存儲器單元尺寸持續縮減，信號沖突和干擾會顯著增大，以至于難以執行多電平單元(MLC)操作。為了克服2D存儲器件的限制，業界已經研發了具有三維(3D)結構的存儲器件，通過將存儲器單元三維地布置在襯底之上來提高集成密度。具體地，可以首先在襯底上沉積多層疊層結構(例如氧化物和氮化物交替的多個ONO結構)；通過各向異性的刻蝕工藝對襯底上多層疊層結構刻蝕而形成沿著存儲器單元字線(WL)延伸方向分布、垂直于襯底表面的多個溝道通孔(可直達襯底表面或者具有一定過刻蝕)；在溝道通孔中沉積多晶硅等材料形成柱狀溝道；沿著WL方向刻蝕多層疊層結構形成直達襯底的溝槽，露出包圍在柱狀溝道周圍的多層疊層；濕法去除疊層中的某一類型材料(例如熱磷酸去除氮化硅，或HF去除氧化硅)，在柱狀溝道周圍留下橫向分布的突起結構；在溝槽中突起結構的側壁沉積柵極介質層(例如高k介質材料)以及柵極導電層(例如Ti、W、Cu、Mo等)形成柵極堆疊；垂直各向異性刻蝕去除突起側平面之外的柵極堆疊，直至露出突起側面的柵極介質層；刻蝕疊層結構形成源漏接觸并完成后端制造工藝。此時，疊層結構在柱狀溝道側壁留下的一部分突起形成了柵電極之間的隔離層，而留下的柵極堆疊夾設在多個隔離層之間作為控制電極。當向柵極施加電壓時，柵極的邊緣電場會使得例如多晶硅材料的柱狀溝道側壁上感應形成源漏區，由此構成多個串并聯的MOSFET構成的門陣列而記錄所存儲的邏輯狀態。隨著器件尺寸進一步縮減至例如22nm、乃至10nm節點，多晶硅等材料構成的溝道區電阻顯著上升，通過在柵極施加電壓以在溝道區感應形成源漏區的方法和器件結構面臨著感應效率降低、感應強度減小、串聯電阻上升的問題，直接影響了存儲陣列的讀取電流和讀取速度。在極端情形下，遠離存儲單元讀取節點(例如堆疊結構頂部的位線BL或者襯底中源區金屬硅化物)處的電勢可能不足以在溝道區感應生成源漏區，由此導致整個存儲單元失效，數據無法讀取。
技術實現思路
由上所述，本專利技術的目的在于克服上述技術困難，提出一種創新性三維半導體器件及其制造方法。為此，本專利技術一方面提供了一種三維半導體器件，包括多個存儲單元和多個選擇晶體管，所述多個存儲單元的每一個包括：溝道層，沿垂直于襯底表面的方向分布；多個層間絕緣層與多個柵極堆疊結構，沿著所述溝道層的側壁交替層疊；多個浮柵，位于所述多個層間絕緣層與所述溝道層的側壁之間；漏極，位于所述溝道層的頂部；以及源極，位于所述多個存儲單元的相鄰兩個存儲單元之間的所述襯底中。其中，所述溝道層的材質包括單晶硅、非晶硅、多晶硅、微晶硅、單晶鍺、SiGe、Si:C、SiGe:C、SiGe:H及其組合。其中，所述溝道層的平行于襯底表面的截面形狀包括選自矩形、方形、菱形、圓形、半圓形、橢圓形、三角形、五邊形、五角形、六邊形、八邊形及其組合的幾何形狀，以及包括選自所述幾何形狀演化得到的實心幾何圖形、空心環狀幾何圖形、或者空心環狀外圍層與絕緣層中心的組合圖形。其中，所述多個層間絕緣層的材質包括氧化硅、氮化硅、非晶碳、類金剛石無定形碳(DLC)、氧化鍺、氧化鋁、氮化鋁及其組合。其中，所述多個柵極堆疊結構的每一個包括柵極介質層與柵極導電層。其中，所述柵極介質層進一步包括隧穿層、存儲層、阻擋層。其中，所述隧穿層包括SiO2、高k材料及其組合的單層或多層結構；其中高k材料包括但不限于選自SiN、AlN、TiN及其組合的氮化物，選自MgO、Al2O3、Ta2O5、TiO2、ZnO、ZrO2、HfO2、CeO2、Y2O3、La2O3及其組合的金屬氧化物，氮氧化物、選自PZT、BST及其組合的鈣鈦礦相氧化物。其中，所述存儲層包括具有電荷俘獲能力的介質材料的單層或多層結構，所述介質材料選自SiN、HfO、ZrO及其組合。其中，所述阻擋層的包括選自氧化硅、氧化鋁、氧化鉿及其組合的介質材料的單層或多層結構。其中，所述柵極導電層包括導電材料的單層或多層結構，所述導電材料包括多晶硅、多晶鍺硅、或金屬、或所述金屬的合金、或所述金屬的氮化物，其中所述金屬包括選自Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La及其組合的金屬。其中，所述柵極介質層與所述柵極導電層之間還包括氮化物的阻擋層，所述氮化物為MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz，其中M為Ta、Ti、Hf、Zr、Mo、W及其組合，x、y均大于等于0且小于等于1。其中，所述多個浮柵包括浮柵材料層的單層或多層結構；所述浮柵材料層的材質包括選自單晶硅、非晶硅、多晶硅、微晶硅、單晶鍺、SiGe、Si:C、SiGe:C、SiGe:H及其組合的半導體材料，或者包括選自金屬、所述金屬的氮化物、所述金屬的硅化物的導電材料，其中所述金屬選自Al、Co、Ni、Cu、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La及其組合，或者包括選自SiN、HfO、ZrO及其組合的具有電荷俘獲能力的介質材料。其中，所述多個浮柵的每一個與所述溝道層和/或所述柵極堆疊結構之間還具有浮柵隔離層。其中，所述多個源極的每一個頂部包含金屬硅化物。其中，所述多個選擇晶體管包括或者不包括浮柵。本專利技術另一方面提供了一種三維半導體器件的制造方法，包括步驟：在存儲單元區的襯底上形成第一材料層與第二材料層的堆疊結構；刻蝕所述堆疊結構形成多個孔槽；選擇性刻蝕在所述多個孔槽的側壁、在所述第一或第二材料層中形成多個凹槽；在所述多個凹槽中形成多個浮柵以及多個浮柵隔離層。其中，所述第一、第二材料層選自以下材料之一或其組合：氧化硅、氮化硅、多晶硅、非晶硅、微晶硅、非晶碳、類金剛石無定形碳(DLC)、氧化鍺、氧化鋁、氮化鋁、金屬、金屬合金、金屬氮化物。其中，所述多個浮柵包括浮柵材料層的單層或多層結構；所述浮柵材料層的材質包括選自單晶硅、非晶硅、多晶硅、微晶硅、單晶鍺、SiGe、Si:C、SiGe:C、SiGe:H及其組合的半導體材料，或者包括選自金屬、所述金屬的氮化物、所述金屬的硅化物的導電材料，其中所述金屬選自Al、Co、Ni、Cu、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La及其組合，或者包括選自SiN、HfO、ZrO及其組合的具有電荷俘獲能力的介質材料。其中，在形成所述多個浮柵之前和/或之后形成所述浮柵隔離層。其中，通過在所述多個浮柵側壁和/或底部執行沉積工藝、或者對所述多個浮柵執行氧化或氮化工藝形成所述浮柵隔離層。其中，所述第一、第二材料層為具有不同刻蝕選擇性的絕緣材質。形成所述多個浮柵之后進一步包括：在所述多個孔槽中形成多個溝道層；填充所述多個溝道層頂部形成多個漏極；選擇性刻蝕去除其中未形成所述多個凹槽或多個浮柵的第一或第二材料層，留下橫向的溝槽；在所述橫向的溝槽中形成柵極介質層與柵極導電層的柵極堆疊結構；在所述襯底中形成源極。其中，所述柵極介質層進一步包括隧穿層、存儲層、阻擋層。其中，本文檔來自技高網...

【技術保護點】
一種三維半導體器件，包括多個存儲單元和多個選擇晶體管，所述多個存儲單元的每一個包括：溝道層，沿垂直于襯底表面的方向分布；多個層間絕緣層與多個柵極堆疊結構，沿著所述溝道層的側壁交替層疊；多個浮柵，位于所述多個層間絕緣層與所述溝道層的側壁之間；漏極，位于所述溝道層的頂部；以及源極，位于所述多個存儲單元的相鄰兩個存儲單元之間的所述襯底中。

【技術特征摘要】
1.一種三維半導體器件，包括多個存儲單元和多個選擇晶體管，所述多個存儲單元的每一個包括：溝道層，沿垂直于襯底表面的方向分布；多個層間絕緣層與多個柵極堆疊結構，沿著所述溝道層的側壁交替層疊；多個浮柵，水平地位于所述多個層間絕緣層與所述溝道層的側壁之間，并且垂直地位于所述多個柵極堆疊結構之間；漏極，位于所述溝道層的頂部；以及源極，位于所述多個存儲單元的相鄰兩個存儲單元之間的所述襯底中。2.如權利要求1所述的三維半導體器件，其中，所述溝道層的平行于襯底表面的截面形狀包括選自矩形、方形、菱形、圓形、半圓形、橢圓形、三角形、五邊形、五角形、六邊形、八邊形及其組合的幾何形狀，以及包括選自所述幾何形狀演化得到的實心幾何圖形、空心環狀幾何圖形、或者空心環狀外圍層與絕緣層中心的組合圖形。3.如權利要求1所述的三維半導體器件，其中，所述多個柵極堆疊結構的每一個包括柵極介質層與柵極導電層。4.如權利要求3所述的三維半導體器件，其中，所述柵極介質層進一步包括隧穿層、存儲層、阻擋層。5.如權利要求3所述的三維半導體器件，其中，所述柵極介質層與所述柵極導電層之間還包括氮化物的阻擋層。6.如權利要求1所述的三維半導體器件，其中，所述多個浮柵包括浮柵材料層的單層或多層結構；所述浮柵材料層的材質包括半導體材料，或者導電材料，或者包括具有電荷俘獲能力的介質材料。7.如權利要求1所述的三維半導體器件，其中，所述多個浮柵的每一個與所述溝道層和/或所述柵極堆疊結構之間還具有浮柵隔離層。8.如權利要求1所述的三維半導體器件，其中，所述多個源極的每一個頂部包含金屬硅化物。9.如權利要求1所述的三維半導體器件，其中，所述多個選擇晶體管包括或者不包括浮柵。10.一種三維半導體器件的制造方法，包括步驟：在存儲單元區的襯底上形成第一材料層與第二材料層的堆疊結構；刻蝕所述堆疊結構形成多個孔槽；選擇性刻蝕在所述多個孔槽的側壁、在所述第二材料層中形成水平地側向分布的多個凹槽；在所述多個凹槽中形成多個浮柵以及多個浮柵隔離層，所述多個浮柵水平地位于第二材料層中的凹槽的側壁，并且垂直地位于第一材料層之間。11.如權利要求10所述的三維半導體...

【專利技術屬性】
技術研發人員：霍宗亮，
申請(專利權)人：中國科學院微電子研究所，
類型：發明
國別省市：北京;11