溝槽形成方法和半導體器件制造方法技術

本申請公開了一種溝槽形成方法以及一種半導體器件制造方法。一示例方法可以包括：在襯底上形成硬掩膜層；在硬掩膜層上形成刻蝕停止確定層；分別對刻蝕停止確定層和硬掩膜層進行構圖，以在其中形成與要形成的溝槽相對應的圖案；以構圖的刻蝕停止確定層和硬掩膜層為掩模，對襯底進行刻蝕，以在其中形成溝槽，其中，對襯底的刻蝕同時對刻蝕停止確定層進行刻蝕；以及檢測指示刻蝕停止確定層被刻蝕到終點的信號，以確定對襯底刻蝕的停止。

【技術實現步驟摘要】

本公開涉及半導體領域，更具體地，涉及一種溝槽形成方法和一種半導體器件制 造方法。
技術介紹
在許多應用中需要在襯底中形成凹入的溝槽。然而，隨著器件的不斷小型化，難以 有效控制這種溝槽的形成，特別是其深度及深度一致性。
技術實現思路
本公開的目的至少部分地在于提供一種溝槽形成方法以及一種半導體器件制造 方法，以更好地控制所形成的溝槽的深度及深度一致性。 根據本公開的一個方面，提供了一種在襯底中形成溝槽的方法，包括：在襯底上形 成硬掩膜層；在硬掩膜層上形成刻蝕停止確定層；分別對刻蝕停止確定層和硬掩膜層進行 構圖，以在其中形成與要形成的溝槽相對應的圖案；以構圖的刻蝕停止確定層和硬掩膜層 為掩模，對襯底進行刻蝕，以在其中形成溝槽，其中，對襯底的刻蝕同時對刻蝕停止確定層 進行刻蝕；以及檢測指示刻蝕停止確定層被刻蝕到終點的信號，以確定對襯底刻蝕的停止。 根據本公開的另一方面，提供了一種制造半導體器件的方法，包括：根據上述方 法，在襯底中形成溝槽；在溝槽的側壁上形成側墻；在溝槽中填充遮蔽層；在襯底中溝槽兩 側形成源/漏區；以及去除溝槽中填充的遮蔽層，并在溝槽中形成柵堆疊。 根據本專利技術的示例性實施例，在硬掩膜層上形成了刻蝕停止確定層。通過檢測指 示該刻蝕停止確定層被刻蝕到終點的信號，可以確定對襯底刻蝕的停止。這樣，可以改善得 到的溝槽的深度一致性。 【附圖說明】 通過以下參照附圖對本公開實施例的描述，本公開的上述以及其他目的、特征和 優點將更為清楚，在附圖中： 圖1-6是示出了根據本公開實施例的在襯底中形成溝槽的流程中多個階段的示 意圖；以及 圖7-17是示出了根據本公開另一實施例的基于溝槽來制造半導體器件的流程中 多個階段的示意圖。 【具體實施方式】 以下，將參照附圖來描述本公開的實施例。但是應該理解，這些描述只是示例性 的，而并非要限制本公開的范圍。此外，在以下說明中，省略了對公知結構和技術的描述，以 避免不必要地混淆本公開的概念。 在附圖中示出了根據本公開實施例的各種結構示意圖。這些圖并非是按比例繪制 的，其中為了清楚表達的目的，放大了某些細節，并且可能省略了某些細節。圖中所示出的 各種區域、層的形狀以及它們之間的相對大小、位置關系僅是示例性的，實際中可能由于制 造公差或技術限制而有所偏差，并且本領域技術人員根據實際所需可以另外設計具有不同 形狀、大小、相對位置的區域/層。 在本公開的上下文中，當將一層/元件稱作位于另一層/元件上時，該層/元 件可以直接位于該另一層/元件上，或者它們之間可以存在居中層/元件。另外，如果在一 種朝向中一層/元件位于另一層/元件上，那么當調轉朝向時，該層/元件可以位于該 另一層/元件下。 根據本公開的實施例，提供了一種在襯底中形成溝槽的方法。根據該方法，在襯底 上形成硬掩膜層，該硬掩膜層可以在隨后對襯底進行刻蝕時充當掩模。為了加強對襯底刻 蝕的控制，特別是對刻蝕深度及深度一致性的控制，可以在硬掩膜層上形成一刻蝕停止確 定層。該刻蝕停止確定層的材料可以選擇為能夠隨襯底一起被刻蝕。這樣，可以通過檢測 指示刻蝕停止確定層被刻蝕到終點（即，基本被完全刻蝕掉）的信號，來確定對襯底刻蝕的 停止。例如，可以根據所要刻蝕的溝槽的深度以及刻蝕停止確定層和襯底各自的刻蝕速率 (例如，在兩者的材料相同的情況下，它們的刻蝕速率可以大致相同），確定刻蝕停止確定 層的厚度。 在對襯底刻蝕之前，可以分別對刻蝕停止確定層和硬掩膜層進行構圖，以在其中 形成與要形成的溝槽相對應的圖案。這樣，隨后可以它們為掩模，對襯底進行刻蝕，以在其 中形成相應的溝槽。 在如此形成溝槽之后，可以該形成有溝槽的襯底為基礎，進一步制造半導體器件 如場效應晶體管（FET)。根據一示例，可以在溝槽內形成柵堆疊。為此，可以在溝槽的側壁 上形成側墻（spacer)，其隨后充當柵側墻。為避免源/漏形成處理對柵堆疊的影響，可以先 形成源/漏區，再形成柵堆疊。例如，可以在溝槽中填充遮蔽層，以遮蔽溝槽（及其下方的 襯底部分，其隨后充當溝道區）。隨后，例如可以通過離子注入等方式，在襯底中溝槽兩側形 成源/漏區。接著，可以去除遮蔽層，并在溝槽中形成柵堆疊。柵堆疊可以是各種合適的形 式，例如高K柵介質和金屬柵導體（以及可選的夾于它們之間的功函數調節層）的堆疊。 根據一有利示例，為了避免源/漏區接觸部的制造困難（特別是在器件不斷小型 化的情況下），在形成源/漏區之后，可以對襯底位于溝槽兩側的部分進行硅化處理，以形 成與源/漏區的接觸部。由于溝槽中存在遮蔽層（通常為電介質材料），因此這種硅化處理 基本上不會對溝槽（及其下方的襯底部分）造成影響。從而，接觸部自對準于溝槽兩側的 源/漏區。而且，這種接觸部的形成不需要接觸孔的刻蝕和填充，簡化了工藝。 本公開可以各種形式呈現，以下將描述其中一些示例。 如圖1所示，提供襯底1000。襯底1000可以是各種形式的合適襯底，例如體半 導體襯底如Si、Ge等，化合物半導體襯底如SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、 InGaAs、InSb、InGaSb等，絕緣體上半導體襯底（SOI)等。在此，以SOI襯底及硅系材料為 例進行描述。但是需要指出的是，本公開不限于此。 具體地，SOI襯底1000可以包括層疊的基底襯底1000-1、埋入絕緣層1000-2和SOI層1000-3。例如，基底襯底1000-1可以包括體硅。埋入絕緣層1000-2可以包括氧化 物（如氧化硅），厚度例如為約500A-4000A，典型的如〗45〇A。SOI層1000-3可以包 括晶體硅，厚度例如為約400A-3000A,典型的如500A。 在襯底1000中，還形成了用于限定有源區的淺溝槽隔離（STI) 1002。STI1002例 如可以包括氧化物，且延伸進入到埋入絕緣層1000-2中，以確保有效的電隔離。本領域技 術人員可以想到多種方式來形成這種STI，在此不再贅述。另外，在襯底1000的表面上，還 可以形成有墊氧化物（padoxide)層1004。墊氧化物層1004例如可以通過熱氧化或淀積 來形成，厚度可以為約50A-300A，典型的如120A。 然后，如圖2所示，可以在襯底1000(或者，在墊氧化物層1004)上，例如通過淀積 如低壓化學氣相沉積（LPCVD)，形成硬掩膜層1006。例如，硬掩膜層1006可以包括氮化物 (如氮化硅）或氮氧化物（如氮氧化硅），厚度為約100-2000人，典型的如600A。 如上所述，為了改善對刻蝕的控制，可以在硬掩膜層1006上，例如通過淀積，形成 刻蝕停止確定層1010。在該示例中，刻蝕停止確定層1010包括與襯底相同的硅材料，例如 非晶硅。但是，本公開不限于此，刻蝕停止確定層1010也可以包括不同于襯底的其他材料。 另外，為了改善硬掩膜層1006與刻蝕停止確定層1010之間的結合，可以在硬掩膜層1006 上先形成（例如，通過淀積）一墊氧化物層1008,其厚度可以約為50A-300A,典型的如 100A,然后再在該墊氧化物層1008上形成刻蝕停止確定層1010。本文檔來自技高網...

【技術保護點】
一種在襯底中形成溝槽的方法，包括：在襯底上形成硬掩膜層；在硬掩膜層上形成刻蝕停止確定層；分別對刻蝕停止確定層和硬掩膜層進行構圖，以在其中形成與要形成的溝槽相對應的圖案；以構圖的刻蝕停止確定層和硬掩膜層為掩模，對襯底進行刻蝕，以在其中形成溝槽，其中，對襯底的刻蝕同時對刻蝕停止確定層進行刻蝕；以及檢測指示刻蝕停止確定層被刻蝕到終點的信號，以確定對襯底刻蝕的停止。

【技術特征摘要】
1. 一種在襯底中形成溝槽的方法，包括： 在襯底上形成硬掩膜層； 在硬掩膜層上形成刻蝕停止確定層； 分別對刻蝕停止確定層和硬掩膜層進行構圖，以在其中形成與要形成的溝槽相對應的 圖案； 以構圖的刻蝕停止確定層和硬掩膜層為掩模，對襯底進行刻蝕，以在其中形成溝槽，其 中，對襯底的刻蝕同時對刻蝕停止確定層進行刻蝕；以及 檢測指示刻蝕停止確定層被刻蝕到終點的信號，以確定對襯底刻蝕的停止。2. 根據權利要求1所述的方法，其中，襯底包括硅，刻蝕停止確定層包括非晶硅。3. 根據權利要求2所述的方法，其中，硬掩膜層包括氮化物。4. 根據權利要求3所述的方法，還包括： 在襯底上形成第一墊氧化物層，其中硬掩膜層形成于該第一墊氧化物層上；和/或 在硬掩膜層上形成第二墊氧化物層，其中刻蝕停止確定層形成于該第二墊氧化物層 上。5. -種制造半導體器件的方法，包括： 根據如權利要求1-4中任一項所述的方法，在襯底中形成溝槽； 在溝槽的側壁上形成側墻； 在溝槽中填充遮蔽層； 在襯底中溝槽兩側形成源/漏區；以及 去除溝槽中填充的遮蔽層，并在溝槽中形成柵堆疊。6. 根據權利要求5所述的方法，其中，在形成源/漏區之后...

【專利技術屬性】
技術研發人員：唐兆云，閆江，李峻峰，
申請(專利權)人：中國科學院微電子研究所，
類型：發明
國別省市：北京;11