并行數據接收時鐘的相位確定方法、接收電路和電子裝置制造方法及圖紙

本發明專利技術涉及并行數據接收時鐘的相位確定方法、接收電路和電子裝置。對于其中的一個延遲相位與參考時鐘的相位相同、而其中的其它延遲相位相對于參考時鐘的相位被延遲的多個延遲相位中的每個延遲相位，與參考時鐘同步地發送的測試并行數據分別與具有延遲相位的延遲時鐘以及具有與延遲時鐘的延遲相位相鄰的延遲相位的相鄰延遲時鐘同步地接收；從該多個延遲相位當中確定包含這樣的延遲相位的相位范圍：利用該延遲相位已正確地接收測試并行數據，并且對于該延遲相位執行的比較的結果表明匹配；以及根據所確定的相位范圍來確定待用于并行數據的接收的接收時鐘的相位。

【技術實現步驟摘要】
并行數據接收時鐘的相位確定方法、接收電路和電子裝置
本專利技術涉及用于確定用于接收并行數據的時鐘的相位的方法，并且還涉及接收電路和電子裝置。
技術介紹
用于接收并行數據的接收電路在本領域中是已知的。 在并行數據的情形中，由于諸如用于承載數據的信號線或構成用于發送數據的發送電路的電路元件的特性上的變化的因素，在接收電路處可能發生數據到達時間上的差異(偏斜(skew))。 當接收這種并行數據時，優選的是使用提供能夠被用來以同步的方式接收所有數據的時序的時鐘。 因此，用于接收并行數據的接收電路調整時鐘的相位從而能夠以同步的方式接收數據，并且通過使用這樣調整的時鐘來接收并行數據。 圖1是例示包含現有技術接收電路的數碼相機的圖。 數碼相機101包括存儲圖像數據的存儲卡120以及接收從存儲卡120輸出的并行數據的接收電路110。數碼相機101還包括控制接收電路110的主控制電路102以及存儲由接收電路110所接收的并行數據的主存儲單元103。數碼相機101還包括未描繪的成像單元以及將所拍攝的圖像數據發送至存儲卡120的發送電路。 接收電路110在主控制電路102的控制下接收從存儲卡120輸出的圖像數據并且將所接收的圖像數據提供至主存儲單元103。 如圖2中所描繪的，存儲卡120與從接收電路110提供的參考時鐘同步地經由8個數據線DO至D7同時輸出用于發送至接收電路110的8位并行數據。 當經由數據線DO至D7發送的數據在接收電路110被接收時，在經由數據線DO發送的數據N-1、N和經由數據線D7發送的數據線N-1、N之間存在偏斜。 然后，為了以同步的方式接收被發送的并行數據，接收電路110使用測試并行數據來確定提供能夠被用來接收數據的時序的接收時鐘，并且通過使用這樣確定的接收時鐘來開始接收圖像數據。接收時鐘被確定為使得時序落入能夠以同步的方式接收所有數據的可接收時段內。在通過使用測試并行數據確定了接收時鐘之后，接收電路110開始接收圖像數據。 接著，將給出接收電路110如何確定接收時鐘的描述。 接收電路110包括作為產生參考時鐘的鎖相環電路的PLL 111。PLL 111將所產生的參考時鐘提供至DLL 112并且提供至存儲卡120。 DLL 112是延遲鎖定環電路，其將由PLL 111產生的參考時鐘作為輸入并且輸出相對于參考時鐘在相位上被延遲的延遲時鐘。如圖3中所例示的,DLL 112產生延遲時鐘，其中的一個延遲時鐘具有與參考時鐘相同的相位(延遲相位O)，而其中的其它延遲時鐘具有相對于參考時鐘的相位分別延遲了 1T/8至7T/8的延遲相位，其中T是參考時鐘的一個時鐘周期。8個延遲時鐘相對于彼此相移了 T/8。 DLL 112將所產生的延遲時鐘提供至存儲單元113。存儲單元113包括8個觸發器(flip-flop) (FF0至FF7)。觸發器FFO至FF7中的每一個連接至8個數據線DO至D7中的對應的一個，并且與從DLL 112提供的延遲時鐘同步地接收并且保持從存儲卡120發送的8位并行數據中的一位數據。 DLL控制單元117在主控制單元102的控制下控制DLL 112所產生的延遲時鐘的延遲相位。DLL 112產生具有由DLL控制單元117所指定的延遲相位的延遲時鐘。 此外，DLL控制單元117指示存儲卡120發送測試并行數據和圖像數據。具有循環冗余校驗碼的數據例如能夠被用作測試并行數據。 當從DLL控制單元117接收到請求發送測試并行數據的指令時，存儲卡120將測試并行數據與參考時鐘同步地經由8個數據線發送至接收電路110。 接收電路110通過使用具有不同延遲相位的8個延遲時鐘中的每一個來接收測試并行數據，并且確定包含能夠被用來正確地接收測試并行數據的任何延遲相位的相位范圍。然后，根據這樣確定的相位范圍，接收電路110確定待用于并行數據的接收的接收時鐘的相位。 首先,DLL控制單元117命令DLL 112產生延遲時鐘,該延遲時鐘的延遲相位與參考時鐘的延遲相位相同，并且還命令存儲卡120發送出測試并行數據。 存儲單元113與從DLL 112提供的延遲時鐘同步地接收并且保持測試并行數據。更具體地，存儲單元113中的觸發器FR)至FF7中的每一個與延遲時鐘同步地接收并且保持一位數據，并且將這樣保持的數據輸出至判斷單元115。 從存儲單元113接收了測試并行數據的判斷單元115通過使用循環冗余校驗碼來校驗數據，判斷該數據是否已被正確地接收，并且將判斷的結果提供至DLL控制單元117。 接收了判斷的結果的DLL控制單元117然后命令DLL 112產生具有相對于參考時鐘的相位延遲了 1T/8的延遲相位的延遲時鐘，并且還命令存儲卡120發送出測試并行數據。 通過重復上面的處理，接收電路110確定包含能夠被用來正確地接收測試并行數據的任何延遲相位的相位范圍。 日本特許公開專利公布第H06-224962號 日本特許公開專利公布第2006-50102號 日本特許公開專利公布第2003-224551號 日本特許公開專利公布第2008-235985號
技術實現思路
本專利技術的一個目的是提供一種用于確定用于接收存在偏斜的并行數據的時鐘的相位的方法。 本專利技術的另一目的是提供一種接收電路，該接收電路實施用于確定用于接收存在偏斜的并行數據的時鐘的相位的方法。 [0031 ] 本專利技術的又一目的是提供一種電子裝置，該電子裝置包含實施用于確定用于接收存在偏斜的并行數據的時鐘的相位的方法的接收電路。 根據在本說明書中所公開的實施例的一方面，提供了一種用于確定用于接收存在偏斜的并行數據的時鐘的相位的方法，該方法包括:對于其中的一個延遲相位與參考時鐘的相位相同、而其中的其它延遲相位相對于參考時鐘的相位被延遲的多個延遲相位中的每個延遲相位，與參考時鐘同步地發送測試并行數據，并且分別與具有延遲相位的延遲時鐘以及具有與延遲時鐘的延遲相位相鄰的延遲相位的相鄰延遲時鐘同步地接收測試并行數據；對于該多個延遲相位中的每個延遲相位，判斷通過延遲時鐘接收的并行數據是否已被正確地接收，并且執行關于通過延遲時鐘接收的并行數據與通過相鄰延遲時鐘接收的并行數據是否匹配的比較；從該多個延遲相位當中確定包含這樣的延遲相位的相位范圍:利用該延遲相位已正確地接收測試并行數據，并且對于該延遲相位執行的比較的結果表明匹配；以及根據所確定的相位范圍來確定待用于并行數據的接收的接收時鐘的相位。 根據在本說明書中公開的實施例的一方面，提供了一種接收電路，包括:延遲鎖定環電路，其被配置成:對于其中的一個延遲相位與參考時鐘的相位相同、而其中的其它延遲相位相對于參考時鐘的相位被延遲的多個延遲相位中的每個延遲相位，分別輸出具有延遲相位的延遲時鐘以及具有與延遲時鐘的延遲相位相鄰的延遲相位的相鄰延遲時鐘；第一存儲電路，其被配置成:與從延遲鎖定環電路輸出的延遲時鐘同步地接收并且存儲已與參考時鐘同步地發送的測試并行數據；第二存儲電路，其被配置成:與從延遲鎖定環電路輸出的相鄰延遲時鐘同步地接收并且存儲已與參考時鐘同步地發送的測試并行數據；判斷電路，其被配置成:對于該多個延遲相位中的每個延遲相位，判斷存儲在第一存儲單元中本文檔來自技高網...

【技術保護點】
一種方法，包括：對于其中的一個延遲相位與參考時鐘的相位相同、而其中的其它延遲相位相對于所述參考時鐘的相位被延遲的多個延遲相位中的每個延遲相位，與所述參考時鐘同步地發送測試并行數據，并且分別與具有所述延遲相位的延遲時鐘以及具有與所述延遲時鐘的延遲相位相鄰的延遲相位的相鄰延遲時鐘同步地接收所述測試并行數據；對于所述多個延遲相位中的每個延遲相位，判斷通過所述延遲時鐘接收的并行數據是否已被正確地接收，并且執行關于通過所述延遲時鐘接收的并行數據與通過所述相鄰延遲時鐘接收的并行數據是否匹配的比較；從所述多個延遲相位當中確定包含這樣的延遲相位的相位范圍：利用該延遲相位已正確地接收所述測試并行數據，并且對于該延遲相位執行的所述比較的結果表明匹配；以及根據所確定的相位范圍來確定待用于并行數據的接收的接收時鐘的相位。

【技術特征摘要】
2013.09.11 JP 2013-1884961.一種方法，包括: 對于其中的一個延遲相位與參考時鐘的相位相同、而其中的其它延遲相位相對于所述參考時鐘的相位被延遲的多個延遲相位中的每個延遲相位，與所述參考時鐘同步地發送測試并行數據，并且分別與具有所述延遲相位的延遲時鐘以及具有與所述延遲時鐘的延遲相位相鄰的延遲相位的相鄰延遲時鐘同步地接收所述測試并行數據； 對于所述多個延遲相位中的每個延遲相位，判斷通過所述延遲時鐘接收的并行數據是否已被正確地接收，并且執行關于通過所述延遲時鐘接收的并行數據與通過所述相鄰延遲時鐘接收的并行數據是否匹配的比較； 從所述多個延遲相位當中確定包含這樣的延遲相位的相位范圍:利用該延遲相位已正確地接收所述測試并行數據，并且對于該延遲相位執行的所述比較的結果表明匹配；以及根據所確定的相位范圍來確定待用于并行數據的接收的接收時鐘的相位。2.根據權利要求1所述的方法，其中，根據通過排除位于所述相位范圍的端部的任何延遲相位而限定的范圍來確定待用于所述并行數據的接收的所述接收時鐘的相位。3.根據權利要求1所述的方法，其中，將位于所述相位范圍的中間的延遲相位確定為待用于所述并行數據的接收的所述接收時鐘的相位。4.根據權利要求1所述的方法，其中，將待通過使用所述接收時鐘接收的并行數據與所述參考時鐘的上升沿同步地發送。5.根據權利要求1所述的方法，其中，對于所述多個延遲相位中的每個延遲相位，通過使用循環冗余校驗方案來判斷通過所述延遲時鐘接收的并行數據是否已被正確地接收。6.根據權利要求1所述的方法，其中，將所述測試并行數據構造成使得數據在1與0之間改變的位置位于所述參考時鐘的一個時鐘周期內。7.一種接收電路，包括: 延遲鎖定環電路，所述延遲鎖定環電路被配置成:對于其中的一個延遲相位與參考時鐘的相位相同、而其中的其它延遲相位相對于所述參考時鐘的相位被延遲的多個延遲相位中的每個延遲相位，分別輸出具有所述延遲相位的延遲時鐘以及具有與所述延遲時鐘的延遲相位相鄰的延遲相位的相鄰延遲時鐘； 第一存儲電路，所述第一存儲電路被配置成:與從所述延遲鎖定環電路輸出的延遲時鐘同步地接收并且存儲已與所述參考時鐘同步地發送的測試并行數據； 第二存儲電路，所述第二存儲電路被配置成:與從所述延遲鎖定環電路輸出的相鄰延遲時鐘同步地接收并且存儲已與所述參考時鐘同步地發送的所述測試并行數據； 判斷電路，所述判斷電路被配置成:對于所述多個延遲相位中的每個延遲相位，判斷存儲在所述第一存儲電路中的并行數據是否已被正確地接收；并且輸出所述判斷的結果； 比較電路，所述比較電路被配置成:對于所述多個延遲相位中的每個延遲相位，執行關于與所述延遲時鐘同步地接收并且存儲在所述第一存儲電路中的并行數據與與所述相鄰延遲時鐘同步地接收并且存儲在所述第二存儲電路中的并行數據是否匹配的比較；并且輸出所述比較的結果；以及 相位確定電路，所述相位確定電路被配置成:接收所述判斷的結果和所述比較的結果；從所述多個延遲相位當中確定包含這樣的延遲相位的相位范圍:利用該延遲相位已正確地接收所述測試并行數據，并且對于該延遲相位執行的所述比較的結果表明匹配；并且根據所確定的相位范圍來確定待用于并行數據的接收的接收時鐘的相位。8.根據權利要求7所述的接...

【專利技術屬性】
技術研發人員：稻川亮一，
申請(專利權)人：富士通半導體股份有限公司，
類型：發明
國別省市：日本;JP