一種用于高速數據采集系統的綜合誤差校正方法技術方案

本發明專利技術公開了一種用于高速數據采集系統的綜合誤差校正方法，該方法通過FPGA芯片、DSP芯片和DAC芯片的硬件支持來完成三種通道失配誤差估計的處理。首先，在數據采集系統中產生用于自標定的測試信號，對各個ADC通道進行誤差估計；得到時間誤差估計值后，若時間誤差較大，則直接通過FPGA控制時鐘管理芯片精確調節各通道ADC芯片的采樣時鐘的相位差進行校正，若時間誤差小于時鐘管理芯片的調節精度，使用DSP上的高速誤差校正算法處理；軟硬一體化的自適應誤差校正技術提高了誤差校正的精度和可靠性。

【技術實現步驟摘要】

本專利技術涉及數據采集及數字通信領域，特別涉及一種用于高速高精度數據采集系統的基于軟硬件結合的綜合誤差校正方法。
技術介紹
時間交錯采樣技術的出現，突破了單片ADC芯片(ADC驅動放大器)的限制，使得數據采樣速率和采樣精度得到了提升，推動了高速高精度數據采集技術的發展。ADC驅動放大器具有許多重要功能，包括緩沖、幅度調整、單端至差分和差分至單端轉換、共模失調調節以及濾波功能。ADC驅動器已經成為數據轉換級中必不可少的信號調理元件，也是ADC實現其額定性能的關鍵因素。但是利用時間交錯采樣技術，搭建的多片ADC并行采樣系統，在提高采樣速率和精度的同時，由于多個并行采樣通道之間的不一致性會引入三種通道失配誤差(包括時間誤差、增益誤差、偏置誤差)，降低系統的整體性能，這是高速高精度數據采樣系統共同面臨的問題。對通道失配誤差的校正技術是當前高速高精度數據采樣研究領域的一項技術熱點。當前的誤差校正技術主要存在以下問題：(1)硬件校正技術：通過嚴格精確的電路設計來消除通道失配誤差，包括選用高精度時鐘芯片，嚴格等長的電路布線，高精度高一致性的ADC芯片等。但是由于當前芯片和電路板制造技術的限制，這種嚴格精確的電路設計是無法完全實現的，同時相應的成本代價太高，只能應用于極少數的高速高精度數據采集系統，無法廣泛的推廣和應用。(2)軟件校正技術：在FPGA或DSP等數字信號處理芯片上，通過數字處理算法來完成對通道失配誤差的校正。由于軟件校正方法靈活方便，同時不會增加額外的硬件成本，成為當前誤差校正技術的研究熱點。但是當前的軟件校正算法，都不同程度上存在著算法復雜，實時性差，無法隨著系統誤差的改變而靈活調整等問題。因此，針對以上問題，本專利技術提出一種基于軟硬件結合，同時兼顧設計成本的綜合誤差校正方法。
技術實現思路
本專利技術用于高速數據采集系統的綜合誤差校正方法是利用了一定的硬件支持，結合軟件處理算法來完成對時間交錯并行采樣數據的失配誤差的估計和校正，通用性強，可廣泛應用于各種采用時間交錯采樣技術的數據采集系統。本專利技術采用的硬件支持包括有DAC芯片、FPGA芯片和DSP芯片。對于各個ADC芯片的時鐘管理(即采樣輸入時鐘)由FPGA可編程控制，可適當調整不同ADC芯片采樣時鐘的相位。FPGA控制芯片，完成對各個ADC芯片的時鐘管理的可編程控制，并接受高速采樣數據流，適當緩存后，傳遞給DSP數字信號處理芯片。DSP數字信號處理芯片，接收到FPGA傳遞過來的高速采樣數據流后，通過綜合數字校正算法，抑制并消除各并行通道采樣數據間的失配誤差，從而得到精確的采樣數據。同時，控制DAC芯片產生用于自標定的測試信號。本專利技術用于高速數據采集系統的綜合誤差校正方法，包括利用DSP與DAC芯片結合產生給定的通道測試信號；測試信號經過信號調理進入各ADC轉換通道，DSP獲得已知測試信號的采樣結果，通過誤差估計算法，獲得三種通道失配誤差值。而后根據誤差估計的結果，對采樣數據進行補償修正，從而得到準確的采樣數據。同時，再通過高性能的濾波算法，可實現采樣數據信噪比的增強。本專利技術基于軟硬件結合的綜合誤差校正方法特點在于：1)高速數據采集系統自動產生通道測試信號：在系統初始化時，用于獲取當前系統通道失配誤差，結合誤差較正算法，可實現對系統誤差的隨時準確的校正。2)自標定的時間誤差校正方法：時間誤差是時間交錯采樣技術最重要的誤差來源之一。本專利技術方法針對時間誤差校正問題，提出了一種結合軟件校正和硬件控制的自標定的誤差校正技術。首先，在數據采集系統中產生用于自標定的測試信號，對各個ADC通道進行誤差估計；得到時間誤差估計值后，若時間誤差較大，則直接通過FPGA控制時鐘管理芯片精確調節各通道ADC芯片的采樣時鐘的相位差進行校正，若時間誤差小于時鐘管理芯片的調節精度，使用DSP上的高速誤差校正算法處理；軟硬一體化的自適應誤差校正技術提高了誤差校正的精度和可靠性。3)基于噪聲整形的信噪比增強方法：針對高速高精度ADC轉換中不可避免的噪聲問題，提出基于噪聲整形的信號信噪比增強技術，將硬件功能軟件化。利用過采樣技術對噪聲做頻域分布擴展的預處理，設計噪聲整形算法以分割有用信號和噪聲頻譜，加強數字濾波的效果，形成一個高效的信噪比增強結構。該結構可以利用線性/非線性信號處理方法，從根本上提高采集信號的信噪比，同時，保持了針對不同應用時系統結構的一致性。附圖說明圖1是本專利技術所需的硬件支持結構圖。圖2是本專利技術三種通道失配誤差估計過程圖。圖3是本專利技術綜合誤差校正流程圖。具體實施方式下面將結合附圖對本專利技術方法作進一步的詳細說明。參見圖1所示的支持本專利技術用于高速數據采集系統的綜合誤差校正方法的硬件結構為：包括FPGA芯片1、DSP芯片2和DAC芯片3。所述的DAC芯片3為D/A轉換集成芯片。所述的DSP芯片2即數字信號處理器，是將信號以數字方式表示并處理的理論和技術；DSP，Digital?Signal?Process。DSP芯片的內部采用程序和數據分開的哈佛結構，具有專門的硬件乘法器，廣泛采用流水線操作，提供特殊的DSP指令，可以用來快速的實現各種數字信號處理算法。所述的FPGA芯片1即現場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎上進一步發展的產物。FPGA，Field?Programmable?Gate?Array。它是作為專用集成電路(ASIC)領域中的一種半定制電路而出現的，既解決了定制電路的不足，又克服了原有可編程器件門電路數有限的缺點。在本專利技術中，DSP芯片2用于產生自測試數字信號D2，DAC芯片3用于將接收到的D2進行處理后，輸出模擬測試信號M_out；FPGA芯片1用于將接收到的數字采樣信號M_in進行處理后，輸出數字采樣信號D1；DSP芯片2將接收到的數字信號D1經過數字算法處理，輸出采集數字信號D_out。參見圖2所示，適用于高速數據采集系統的綜合誤差校正的三種通道失配誤差估計過程如下：當高速數據采集系統啟動后，系統會產生自測試信號D2，該自測試信號D2為一個標準正弦信號，頻率為10～100MHz，幅值為1V，且周期幅值之和為零。高速數據采集系統接收到自測試信號D2后，經ADC轉換獲得不同通道的采樣序列。假設有M(M＝1，2，3，…，i，…，i代表M路通道中的任意一通道，也是通道的標識號)路采樣本文檔來自技高網...

【技術保護點】
一種用于高速數據采集系統的綜合誤差校正方法，支持該方法的硬件由FPGA芯片(1)、DSP芯片(2)和DAC芯片(3)組成；其特征在于：適用于高速數據采集系統的綜合誤差校正的三種通道失配誤差估計過程如下；當高速數據采集系統啟動后，系統會產生自測試信號D2，高速數據采集系統接收到自測試信號D2后，經DAC芯片(3)轉換獲得不同通道的采樣序列；假設有M路采樣通道，以第i通道為基準來估算三種通道失配誤差。M＝1，2，3，…，i，…，i代表M路通道中的任意一通道。對不同通道采樣序列分別進行傅里葉變換，得到各自的幅度譜；對不同通道采樣譜的幅度比就是不同通道間的增益誤差比，以第i通道為基準，則可獲得其他各通道的增益誤差；由于輸入的自測試信號D2的周期幅值之和是零，所以可對不同通道的采樣序列進行幅值求和，而后再求各自的平均值，就可獲得各自通道的偏置誤差值；對時基誤差的估算時，首先以第i通道為基準，計算其采樣序列中前后采樣點的偏差，再求不同通道與第i通道對應采樣點的偏差，從而獲取偏差函數，對其進行最小均方差迭代，利用最速下降法加速迭代過程，從而獲得不同通道相對第i通道的時基誤差；至此完成了對三種通道失配誤差的估算，將其記錄在DSP芯片(2)中，用于后續采樣數據的補償校正。...

【技術特征摘要】
1.一種用于高速數據采集系統的綜合誤差校正方法，支持該方法
的硬件由FPGA芯片(1)、DSP芯片(2)和DAC芯片(3)組成；其特征
在于：適用于高速數據采集系統的綜合誤差校正的三種通道失配誤差估
計過程如下；
當高速數據采集系統啟動后，系統會產生自測試信號D2，高速數據
采集系統接收到自測試信號D2后，經DAC芯片(3)轉換獲得不同通道的
采樣序列；
假設有M路采樣通道，以第i通道為基準來估算三種通道失配誤差。
M＝1，2，3，…，i，…，i代表M路通道中的任意一通道。
對不同通道采樣序列分別進行傅里葉變換，得到各自的幅度譜；
對不同通道采樣譜的幅度比就是不同通道間的增益誤差比，以第i通
道為基準，則可獲得其他各通道的增益誤差；
由于輸入的自測試信號D2的周期幅值之和是零，所以可對不同通道
的采樣序列進行幅值求和，而后再求各自的平均值，就可獲得各自通道
的偏置誤差值；
對時基誤差的估算時，首先以第i通道為基準，計算其采樣序列中前
后采樣點的偏差，再求不同通道與第i通道對應采樣點的偏差，...

【專利技術屬性】
技術研發人員：鄭晨，
申請(專利權)人：鄭晨，
類型：發明
國別省市：北京;11