本發明專利技術涉及能從半導體存儲器高速地檢索消去次數最小的區塊的半導體裝置以及半導體存儲器中的消去次數的檢索方法。本發明專利技術根據檢索開始命令，生成由每個區塊的地址的系列構成的讀出地址信號，通過將該讀出地址信號供給到區塊管理存儲器，從而從區塊管理存儲器連續地讀出與各區塊對應的消去次數數據片的系列。然后，在從區塊管理存儲器讀出的消去次數數據片示出比最小消去次數數據片小的消去次數的情況下，導入并保持該消去次數數據片，將其作為上述最小消去次數數據片輸出，并且導入并保持讀出地址信號，將由該讀出地址信號示出的地址作為最小消去次數地址輸出。
【技術實現步驟摘要】
【專利摘要】本專利技術涉及能從半導體存儲器高速地檢索消去次數最小的區塊的。本專利技術根據檢索開始命令，生成由每個區塊的地址的系列構成的讀出地址信號，通過將該讀出地址信號供給到區塊管理存儲器，從而從區塊管理存儲器連續地讀出與各區塊對應的消去次數數據片的系列。然后，在從區塊管理存儲器讀出的消去次數數據片示出比最小消去次數數據片小的消去次數的情況下，導入并保持該消去次數數據片，將其作為上述最小消去次數數據片輸出，并且導入并保持讀出地址信號，將由該讀出地址信號示出的地址作為最小消去次數地址輸出。【專利說明】
本專利技術涉及半導體裝置，例如涉及具備半導體存儲器的半導體裝置以及半導體存儲器中的數據的消去次數的檢索方法。
技術介紹
作為能進行數據改寫、即使切斷電源數據也不會消失的不易失性的半導體存儲器，有閃速存儲器(flash memory)0特別是，在NAND型的閃速存儲器中，當進行數據的寫入時，首先，以由多個存儲器單元構成的區塊單位進行數據的消去。然而，因為在各區塊中可消去的次數存在上限，所以需要對存儲器內的各區塊隨時進行消去次數的管理。于是，提出了如下的半導體存儲裝置，該半導體存儲裝置搭載有:與閃速存儲器的各區塊對應地存儲示出在該區塊中實施的消去次數的消去次數數據的RAM (Random Access Memory:隨機存取存儲器)；以及進行從該RAM讀出消去次數數據而檢索消去次數最小的區塊的控制的CPU(例如，參照專利文獻I)。這樣的CPU —邊通過反復對RAM供給讀出命令而將各區塊的每一個的消去次數數據一個一個地讀出，一邊通過對各區塊的消去次數數據彼此進行大小比較而檢索消去次數最少的區塊作為消去對象。因而，CPU反復執行與存儲在RAM的所有的消去次數數據的數量對應的由讀出與I個區塊對應的消去次數數據的讀出控制和對消去次數數據彼此進行比較的比較控制構成的一系列的控制。然而，欲通過CPU依次執行這些讀出控制和比較控制，就要相隔用于指定各控制的命令獲取周期，因此，存在檢索耗費許多的時間的問題。 現有技術文獻專利文獻 專利文獻1:特開2008-123314號。
技術實現思路
專利技術要解決的課題本專利技術是為了解決這樣的問題而完成的，其目的在于，提供一種能以高速檢索消去次數最小的區塊的。 用于解決課題的方案本專利技術的半導體裝置是具有以區塊的單位進行數據消去的半導體存儲器的半導體裝置，具有:與每個所述區塊對應地存儲示出在該區塊中實施的數據消去的消去次數的消去次數數據片的區塊管理存儲器；根據檢索開始命令生成讀出地址信號，通過將該讀出地址信號供給到所述區塊管理存儲器而從該區塊管理存儲器連續地讀出每個所述消去次數數據片的讀出地址生成電路；以及檢索與從所述區塊管理存儲器讀出的每個所述消去次數數據片中的示出最小的消去次數的消去次數數據片對應的區塊的最小消去次數檢索電路，所述最小消去次數檢索電路具有:在從所述區塊管理存儲器讀出的所述消去次數數據片示出比最小消去次數數據片小的消去次數的情況下，將該消去次數數據片作為所述最小消去次數數據片輸出的第I鎖存器；以及在從所述區塊管理存儲器讀出的所述消去次數數據片示出比所述最小消去次數數據片小的消去次數的情況下，將由所述讀出地址信號示出的地址作為最小消去次數地址輸出的第2鎖存器。 此外，本專利技術的半導體裝置是具有以區塊的單位進行數據消去的半導體存儲器的半導體裝置，具有:與每個所述區塊對應地存儲示出在該區塊中實施的數據消去的消去次數的消去次數數據片的區塊管理存儲器；根據檢索開始命令生成讀出地址信號，通過將該讀出地址信號供給到所述區塊管理存儲器而從該區塊管理存儲器連續地讀出每個所述消去次數數據片的讀出地址生成電路；以及檢索與從所述區塊管理存儲器讀出的每個所述消去次數數據片中的示出所需的消去次數的消去次數數據片對應的區塊，發送該檢索結果的消去次數檢索電路。 此外，本專利技術的半導體存儲器中的消去次數的檢索方法是以區塊的單位進行數據消去的半導體存儲器中的消去次數的檢索方法，具有:與每個所述區塊對應地將示出在該區塊中實施的數據消去的消去次數的消去次數數據片存儲在區塊管理存儲器的步驟；根據檢索開始命令生成讀出地址信號，通過將該讀出地址信號供給到所述區塊管理存儲器而從該區塊管理存儲器連續地讀出每個所述消去次數數據片的步驟；以及檢索與從所述區塊管理存儲器讀出的每個所述消去次數數據片中的示出最小的消去次數的消去次數數據片對應的區塊的最小消去次數檢索步驟，在所述最小消去次數檢索步驟中，在從所述區塊管理存儲器讀出的所述消去次數數據片示出比最小消去次數數據片小的消去次數的情況下，將該消去次數數據片作為所述最小消去次數數據片輸出，并且將由所述讀出地址信號示出的地址作為最小消去次數地址輸出。 專利技術效果根據本專利技術，能根據檢索開始指令檢索消去次數最小的區塊，高速地輸出該消去次數最小的區塊的地址。 【專利附圖】【附圖說明】 圖1是示出本專利技術的半導體裝置100的內部結構和連接于該半導體裝置100的主機裝置200的框圖。 圖2是示出檢索開始數據ST的數據格式的一個例子的圖。 圖3是示出與各區塊的地址對應地存儲在SRAM5的管理數據EAD (屬性數據AT、消去次數數據ED)的一個例子的圖。 圖4是示出在讀出地址生成電路61中生成的讀出地址信號RDA和根據讀出地址信號RDA連續地從SRAM5讀出的各區塊的每一個的管理數據EAD的系列的時序圖。 圖5是示出消去次數檢索電路6的內部結構的框圖。 圖6是示出最小消去次數檢索部64的內部結構的電路圖。 圖7是示出最大消去次數檢索部63的內部結構的電路圖。 【具體實施方式】 以下，一邊參照附圖一邊對本專利技術的實施例進行詳細說明。 圖1是示出本專利技術的半導體裝置100的內部結構和連接于該半導體裝置100的主機裝置200的框圖。主機裝置200為了存儲通過執行自身的主動作而生成的數據片而將寫入命令和地址數據供給到半導體裝置100。此外，主機裝置200通過將應讀出所需的數據片的讀出命令和地址數據供給到半導體裝置100，從而讀出存儲在這樣的半導體裝置100的所需的數據片而獲取該數據片。 如圖1所示，半導體裝置100包括作為半導體存儲器的例如NAND型的閃速存儲器101和存儲器控制器102。存儲器控制器102包括與存儲器控制總線I連接的主機IF(interface:接口)部 2、CPU (Central Processing Unit:中央處理單兀)3、存儲器 IF(interface)部 4、SRAM (Static Random Access Memory:靜態隨機存取存儲器)5、以及消去次數檢索電路6。 主機IF部2將從主機裝置100供給的地址數據、寫入用的數據片、命令(寫入命令或讀出命令)送出到存儲器控制總線I。此外，主機IF部2經由存儲器控制總線I和存儲器IF部4將從閃速存儲器101讀出的數據片供給到主機裝置200。 CPU3根據經由存儲器控制總線I從主機裝置200供給的地址數據和讀出命令，將應從由該地址數據示出的閃速存儲器101的各頁(page)讀出所需數據片的讀出信號供給到存儲器IF部4。 此外，CPU3根據經由存儲器控制總線I從主機裝本文檔來自技高網...
【技術保護點】
一種半導體裝置，具有以區塊的單位進行數據消去的半導體存儲器，所述半導體裝置的特征在于，具有：區塊管理存儲器，與每個所述區塊對應地存儲有示出在該區塊中實施的數據消去的消去次數的消去次數數據片；讀出地址生成電路，根據檢索開始命令生成讀出地址信號，通過將該讀出地址信號供給到所述區塊管理存儲器，從而從該區塊管理存儲器連續地讀出每個所述消去次數數據片；以及最小消去次數檢索電路，檢索與從所述區塊管理存儲器讀出的每個所述消去次數數據片中的示出最小的消去次數的消去次數數據片對應的區塊，所述最小消去次數檢索電路具有：第1鎖存器，在從所述區塊管理存儲器讀出的所述消去次數數據片示出比最小消去次數數據片小的消去次數的情況下，將該消去次數數據片作為所述最小消去次數數據片輸出；以及第2鎖存器，在從所述區塊管理存儲器讀出的所述消去次數數據片示出比所述最小消去次數數據片小的消去次數的情況下，將由所述讀出地址信號示出的地址作為最小消去次數地址輸出。
【技術特征摘要】
...
【專利技術屬性】
技術研發人員：松本拓也，宮崎聰司，前田智行，
申請(專利權)人：拉碧斯半導體株式會社，
類型：發明
國別省市：日本;JP
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