在退出低功率部分寬度高速鏈路狀態時的快速抗扭斜制造技術

描述了與在退出低功率部分寬度高速鏈路狀態時的快速抗扭斜有關的方法和裝置。在一個實施例中，可以在第一時間點，在活動通道上傳輸退出微片和/或在空閑通道上傳輸喚醒信號/序列，以使得鏈路的一個或多個空閑通道進入活動狀態。在第二時間點(緊跟第一時間點或在第一時間點之后)，在所述鏈路的所述一個或多個空閑通道上傳輸訓練序列。并且，在第三時間點(緊跟第二時間點或在第二時間點之后)之前并響應于所述訓練序列，對所述一個或多個空閑通道進行抗扭斜。還公開并要求保護其它實施例。

【技術實現步驟摘要】
【國外來華專利技術】在退出低功率部分寬度高速鏈路狀態時的快速抗扭斜
本公開總體上涉及電子領域。更具體地，一些實施例涉及在退出低功率、部分寬度高速鏈路狀態時的快速抗扭斜。
技術介紹
計算機系統總體上由為了各種目的而相互通信的組件組成。將計算機組件進行互連的鏈路提供用于傳送數據的機制并且每條鏈路包括多個“通道(lane)”，其中每條通道在給定周期內傳送一些數據。在通信期間所要使用的通道的數量總體上限定了鏈路寬度，鏈路寬度進而有效地控制該鏈路的帶寬。由此，較寬的鏈路比較窄的鏈路提供更大的帶寬。另一方面，較寬的鏈路傾向于消耗更多功率，這是由于支持額外通道的額外電路。另外，在決定鏈路寬度時，功率消耗、服務質量、或性能可以成為問題。附圖說明本詳細描述提供有對附圖的參照。在圖中，附圖標記最左邊數字標識該附圖標記首次出現的附圖。在不同的附圖中使用相同的附圖標記以指示類似或相同的部件。圖1示出了計算系統的實施例的框圖，該計算系統可用于實現本文所討論的各個實施例。圖2示出了計算系統的實施例的框圖，該計算系統可用于實現本文所討論的各個實施例。圖3示出了根據實施例的鏈路對的框圖。圖4示出了根據實施例的用于提供快速抗扭斜的流程圖。圖5示出了根據實施例的時序圖。圖6示出了計算系統的實施例的框圖，該計算系統可用于實現本文所討論的各個實施例。圖7示出了計算系統的實施例的框圖，該計算系統可用于實現本文所討論的各個實施例。圖8A示出了根據實施例的時序圖。圖8B示出了根據實施例的時序圖。具體實施方式在以下描述中，闡述了許多具體細節以便提供對各個實施例的透徹理解。然而，一些實施例也可以被實踐而無需這些具體細節。在其它實例中，為了不模糊這些特定實施例而未詳細詳述公知的方法、過程、組件和電路。本專利技術實施例的各個方面采用各種手段來執行，例如集成半導體電路(“硬件”)、被組織成一個或多個程序的計算機可讀指令(“軟件”)或硬件和軟件的一些組合。為了本公開的目的，對“邏輯”的提及可意味著硬件、軟件或其一些組合。在諸如QPI(快速路徑互連)或Keizer技術互連(KTI)的串行鏈路上，存在跨鏈路的寬度(例如，20條通道)的數據微片(dataflit)的連續流——該狀態被稱為L0。在低利用率的時段期間，為了節省功率，將微片集中于部分寬度(例如，8條通道)——該狀態被稱為L0p。隨著利用率增加，空閑通道需要被帶回、訓練(例如，以確保比特鎖維持(bitlockmaintenance))、重新抗扭斜、并且與活動通道無縫地合并從而使得該鏈路可以回到完全運行狀態(例如，L0)。這種從低功率、降低寬度狀態的退出(例如，從L0p到L0)需要非常迅速，從而使得性能不受不利影響。然而，一些實施方式限制低功率狀態的駐留以消除扭斜漂移(其過度消耗功率)或中斷數據流以執行抗扭斜以及空閑通道與活動通道的合并(其降低鏈路性能和/或服務質量)。本文所討論的實施例中的一些支持在退出低功率部分寬度高速鏈路狀態時的快速抗扭斜。實施例操作而無需轉發時鐘(forwardedclock)。由此，在沒有轉發時鐘的情況下，一些實施例需要在進入L0(例如，從L0p)時使通道重新抗扭斜。如在本文所討論的，“L0”一般是指在一個方向上以全部寬度(例如，所有通道)運行的鏈路，而“L0p”一般是指在一個方向上以部分寬度(例如，減少數量的通道)運行的鏈路。另外，在鏈路上傳送的基本單元在本文中被稱為“微片(flit)”(其在實施例中為80比特，例如，8比特用于錯誤檢測、8比特用于鏈路層頭、以及64比特用于數據，盡管也可以使用其它配置)。本文所討論的各個實施例參照計算系統組件，例如本文例如參照圖1-2和圖6-7所討論的組件。更具體地，圖1示出了根據本專利技術的實施例的計算系統100的框圖。該系統100包括一個或多個代理102-1至102-M(本文中統稱為“多個代理102”或更一般地“代理102”)。在實施例中，代理102為計算系統(例如，參照圖2和圖6-7所討論的計算系統)的組件。如圖1所示，代理102經由網絡結構104進行通信。在實施例中，網絡結構104包括經由串行(例如，點對點)鏈路和/或共享通信網絡進行通信的一個或多個互連(或互連網絡)。例如，一些實施例促成對允許與全緩沖雙列直插存儲器模塊(FBD)進行通信的鏈路的組件調試或驗證，例如，其中FBD鏈路是用于將存儲器模塊耦合到主機控制設備(例如，處理器或存儲器集線器)的串行鏈路。調試信息可從FBD信道主機發送，從而使得通過信道業務追蹤捕捉工具(例如，一個或多個邏輯分析器)沿著信道觀察調試信息。在一個實施例中，系統100支持分層協議方案，其包括物理層、鏈路層、路由層、傳輸層、和/或協議層。結構104還可促成點對點網絡中數據(例如，以分組的形式)從一個協議(例如，高速緩存處理器或高速緩存感知存儲器控制器)傳輸到另一協議。另外，在一些實施例中，網絡結構104提供遵循一個或多個高速緩存一致性協議的通信。此外，如圖1中箭頭的方向所示，代理102經由網絡結構104發送和/或接收數據。因此，一些代理利用單向鏈路而其它代理利用雙向鏈路以進行通信。例如，一個或多個代理(例如，代理102-M)發送數據(例如，經由單向鏈路106)，其它代理(例如，代理102-2)接收數據(例如，經由單向鏈路108)，而一些代理(例如，代理102-1)可發送和接收數據(例如，經由雙向鏈路110)。另外，根據實施例，代理102中的一個或多個包括鏈路寬度調制(LWM)邏輯120。例如，如將參照圖2進一步討論的，存在于計算系統中的每個CPU插座包括LWM120邏輯。另外，例如，如將在本文中討論的，代理102中的一個或多個可包括用于促成在狀態從L0p變為L0時的快速抗扭斜的快速抗扭斜邏輯122。如圖1所示，邏輯122被包括在邏輯120中；然而，本專利技術的實施例并不限于該實施方式并且可將邏輯122提供在系統中的其它位置。更具體地，圖2是根據實施例的計算系統200的框圖。系統200包括多個插座202-208(示出了4個，但在一些實施例中具有更多或更少的插座)。插座中的一個或多個包括處理器、LWM邏輯120、以及快速抗扭斜邏輯122。另外，每個插座經由點對點(PtP)鏈路，或差分互連(例如，快速路徑互連(QPI)、MIPI(移動行業處理器接口)等)而耦合到其它插座。如關于圖1的網絡結構104所討論的，每個插座耦合到系統存儲器的本地部分，例如由包括動態隨機存取存儲器(DRAM)的多個雙列直插存儲器模塊(DIMMs)構成的系統存儲器。在另一實施例中，網絡結構可用于任何片上系統(SoC)應用，利用定制或標準接口，例如用于AMBA(高級微控制器總線架構)、OCP(開放式內核協議)、MIPI(移動行業處理器接口)、PCI(外圍組件互連)或PCIe(快速外圍組件互連)的ARM兼容接口。一些實施例使用使能使用基于PC(個人計算機)的系統(例如，基于PCI的系統)中的異構資源而不對IP資源本身做任何改變的技術(例如，AXI/OCP技術)。實施例提供了兩個非常薄的硬件塊，其在本文中被稱為Y單元(Yunit)和墊片(shim)，其可用于將AXI/OCPIP插入到自動生成的互連結構中以創建PCI兼容系統。Y單元的第一(例如，北)接口連接到與PCI本文檔來自技高網...

【技術保護點】
一種方法，包括：在第一時間點傳輸喚醒信號以使得耦合在第一代理與第二代理之間的鏈路的一個或多個空閑通道進入活動狀態；并且在所述第一時間點之后的第二時間點，通過所述鏈路的所述一個或多個空閑通道傳輸訓練序列；其中，在所述第二時間點之后的第三時間點之前并且響應于所述訓練序列，所述一個或多個空閑通道被抗扭斜。

【技術特征摘要】
【國外來華專利技術】2012.09.29 US 13/631,8761.一種用于退出低功率部分寬度高速鏈路狀態的方法，包括：在第一時間點傳輸喚醒信號以使得耦合在第一代理與第二代理之間的鏈路的一個或多個空閑通道進入活動狀態；并且在所述第一時間點之后的第二時間點，通過所述鏈路的所述一個或多個空閑通道傳輸訓練序列，同時通過所述鏈路的一個或多個活動通道傳輸特殊微片和數據微片；其中，在所述第二時間點之后的第三時間點之前并且響應于所述訓練序列，所述一個或多個空閑通道被抗扭斜。2.根據權利要求1所述的方法，進一步包括在以下中的至少一個上傳輸抗扭斜序列：所述鏈路的所有的所述一個或多個空閑通道和一個或多個活動通道，而所述一個或多個空閑通道被抗扭斜。3.根據權利要求1所述的方法，進一步包括傳輸以下中的至少一個：在所述鏈路的一個或多個活動通道上的一個或多個特殊微片和一個或多個數據微片，而所述一個或多個空閑通道被抗扭斜。4.根據權利要求1所述的方法，進一步包括在以下中的至少一個上傳輸抗扭斜序列：所述鏈路的所有的所述一個或多個空閑通道和一個或多個活動通道，以使得合并所述一個或多個空閑通道以用于在以下中的至少一個上傳送數據微片：所述鏈路的所有的所述一個或多個空閑通道和所述一個或多個活動通道。5.根據權利要求1所述的方法，進一步包括在所述第二時間點之后的所述第三時間點，在合并所述鏈路的所述一個或多個空閑通道和一個或多個活動通道時，修改所述一個或多個空閑通道的管線的時延。6.根據權利要求5所述的方法，其中修改所述一個或多個空閑通道的所述管線的時延是通過重新布置所述管線中的多個緩沖而執行的。7.根據權利要求1所述的方法，進一步包括在所述第一時間點，通過所述鏈路的所述一個或多個空閑通道傳輸所述訓練序列。8.根據權利要求1所述的方法，進一步包括傳輸以下中的至少一個：在所述第一時間點，在所述鏈路的一個或多個活動通道上的特殊微片和數據微片。9.根據權利要求1所述的方法，進一步包括響應于功率管理微片而將所述鏈路從第一寬度轉換為第二寬度。10.根據權利要求1所述的方法，其中，所述鏈路包括點對點互連。11.一種處理器，包括：用于在第一時間點傳輸喚醒信號以使得鏈路的一個或多個空閑通道進入活動狀態的邏輯單元；以及用于在所述第一時間點之后的第二時間點，通過所述鏈路的所述一個或多個空閑通道傳輸訓練序列，同時通過所述鏈路的一個或多個活動通道傳輸特殊微片和數據微片的邏輯單元，其中，在所述第二時間點之后的第三時間點之前并且響應于所述訓練序列，所述一個或多個空閑通道被抗扭斜。12.根據權利要求11所述的處理器，進一步包括用于在以下中的至少一個上傳輸抗扭斜序列的邏輯單元：所述鏈路的所有的所述一個或多個空閑通道和一個或多個活動通道，而所述一個或多個空閑通道被抗扭斜。13.根據權利要求11所述的處理器，進一步包括用于傳輸以下中的至少一個的邏輯單元：在所述鏈路的一個或多個活動通道上的一個或多個特殊微片和一個或多個數據微片，而所述一個或多個空閑通道被抗扭斜。14.根據權利要求11所述的處理器，進一步包括用于在以下中的至少一個上傳輸抗扭斜序列的邏輯單元：所述鏈路的所有的所述一個或多個空閑通道和一個或多個活動通道，以使得合并所述一個或多個空閑通道，以用于在以下中的至少一個上傳遞數據微片：所述鏈路的所有的所述一個或多個空閑通道和所述一個或多個活動通道。15.根據權利要求11所述的處理器，進一步包括用于在所述第二時間點之后的所述第三時間點，合并所述鏈路的所述一個或多個空閑通道和一個或多個活動通道的邏輯單元。16.根據權利要求11所述的處理器，進一步包括用于在所述第一時間點，通過所述鏈路的所述一個或多個空閑通道傳輸所述訓練序列的邏輯單元。17.根據權利要求11所述的處理器，進一步包括用于傳...

【專利技術屬性】
技術研發人員：V·伊耶，D·達斯夏爾馬，R·G·布蘭肯希普，D·S·于，
申請(專利權)人：英特爾公司，
類型：發明
國別省市：美國;US