基于延時(shí)鎖相環(huán)結(jié)構(gòu)的倍頻器制造技術(shù)

本發(fā)明專利技術(shù)公開一種基于延時(shí)鎖相環(huán)結(jié)構(gòu)的倍頻器，能夠解決現(xiàn)有基于延時(shí)鎖相環(huán)結(jié)構(gòu)時(shí)鐘倍頻技術(shù)硬件實(shí)現(xiàn)代價(jià)過(guò)大的問(wèn)題。所述倍頻器包括：延時(shí)鎖相環(huán)相位檢測(cè)電路、壓控延時(shí)鏈和邊沿組合電路；其中，延時(shí)鎖相環(huán)相位檢測(cè)電路用于檢測(cè)所述壓控延時(shí)鏈的輸入基準(zhǔn)時(shí)鐘信號(hào)CLK0和壓控延時(shí)鏈的輸出反饋時(shí)鐘信號(hào)CLKN之間的相位關(guān)系，并產(chǎn)生調(diào)節(jié)壓控延時(shí)鏈時(shí)延的控制電壓Vc；壓控延時(shí)鏈包括N個(gè)延時(shí)單元，用于產(chǎn)生N個(gè)等相位差的多相時(shí)鐘信號(hào)；邊沿組合電路由N倍頻電路和二分頻電路構(gòu)成，N倍頻電路，用于對(duì)所述N個(gè)等相位差的時(shí)鐘信號(hào)進(jìn)行邊沿組合得到N倍頻輸出信號(hào)，二分頻電路，用于對(duì)所述N倍頻輸出信號(hào)進(jìn)行二分頻操作，得到占空比為50％的(N/2)倍頻輸出信號(hào)。

【技術(shù)實(shí)現(xiàn)步驟摘要】
基于延時(shí)鎖相環(huán)結(jié)構(gòu)的倍頻器
本專利技術(shù)涉及基于延時(shí)鎖相環(huán)(DelayLockedLoop，DLL)結(jié)構(gòu)的倍頻器設(shè)計(jì)
，具體涉及一種基于延時(shí)鎖相環(huán)結(jié)構(gòu)的倍頻器。
技術(shù)介紹
在高速消費(fèi)類電子產(chǎn)品中，對(duì)片上時(shí)鐘倍頻器的需求不斷增加。隨著大規(guī)模集成電路系統(tǒng)速度性能的不斷提高，對(duì)抑制時(shí)鐘偏移和抖動(dòng)的要求越來(lái)越高。然而，不論這些抖動(dòng)來(lái)自內(nèi)部還是襯底或電源噪聲，隨著時(shí)鐘頻率和電路集成度增加，減小時(shí)鐘的偏移和抖動(dòng)變得更加困難。一般在微處理器、存儲(chǔ)器接口和通信芯片中采用鎖相環(huán)(PhaseLockedLoop,PLL)和DLL產(chǎn)生片上時(shí)鐘。其中，PLL是一個(gè)高階系統(tǒng)，設(shè)計(jì)復(fù)雜。對(duì)穩(wěn)定工作十分重要的環(huán)路帶寬會(huì)由于PVT波動(dòng)而變化，導(dǎo)致系統(tǒng)出現(xiàn)不穩(wěn)定問(wèn)題。PLL中一個(gè)重要的模塊是振蕩器，用來(lái)產(chǎn)生和基準(zhǔn)時(shí)鐘鎖定的高頻時(shí)鐘。這部分電路對(duì)電源噪聲、工藝波動(dòng)和工作環(huán)境均很敏感。壓控振蕩器(VoltageControlledOscillator,VCO)的輸出時(shí)序在多個(gè)震蕩周期內(nèi)存在抖動(dòng)積累，導(dǎo)致產(chǎn)生大于原始輸入相位差的相位誤差，并且該誤差會(huì)一直存在。另一方面，PLL需要復(fù)雜的二階低通濾波器?；贒LL結(jié)構(gòu)的時(shí)鐘生成器相比于基于PLL的結(jié)構(gòu)具有幾方面優(yōu)勢(shì)?；贒LL結(jié)構(gòu)的時(shí)鐘生成器是一階環(huán)路系統(tǒng)，在一階濾波器中只需要一個(gè)電容，相比于高階PLL，DLL更加穩(wěn)定。DLL不存在環(huán)路振蕩器并且易于設(shè)計(jì)實(shí)現(xiàn)。另外，DLL相比于PLL具有更好的抖動(dòng)特性，因?yàn)殡娫春鸵r底感應(yīng)的相位誤差、抖動(dòng)不會(huì)在多個(gè)時(shí)鐘周期內(nèi)累積。此外，相比于PLL，DLL具有更好的抗噪聲特性。因此，DLL廣泛應(yīng)用于各種時(shí)鐘生成電路中，包括時(shí)鐘數(shù)據(jù)恢復(fù)電路、高速收發(fā)機(jī)和微處理器中的倍頻電路。和PLL結(jié)構(gòu)不同的是，基于DLL結(jié)構(gòu)的時(shí)鐘產(chǎn)生器需要額外的邊沿組合電路，將DLL結(jié)構(gòu)中壓控延時(shí)鏈(VoltageControlDelayLine,VCDL)產(chǎn)生的多相時(shí)鐘進(jìn)行邊沿組合生成倍頻時(shí)鐘。改變VCDL中延時(shí)單元的級(jí)數(shù)N可以得到相對(duì)應(yīng)N個(gè)等相位差的時(shí)鐘輸出，通過(guò)邊沿組合電路操作后，獲得倍頻因子可調(diào)節(jié)的倍頻輸出信號(hào)。這就會(huì)極大地增加基于DLL結(jié)構(gòu)的時(shí)鐘產(chǎn)生器的硬件代價(jià)。
技術(shù)實(shí)現(xiàn)思路
本專利技術(shù)要解決的技術(shù)問(wèn)題是如何在增加較小的硬件代價(jià)基礎(chǔ)上，合理設(shè)計(jì)邊沿組合電路，使其充分利用輸入基準(zhǔn)時(shí)鐘經(jīng)過(guò)VCDL后得到的多相時(shí)鐘輸出，同時(shí)保證電路在高速環(huán)境下能夠正常完成倍頻操作。為此目的，本專利技術(shù)提出一種基于延時(shí)鎖相環(huán)結(jié)構(gòu)的倍頻器，包括：延時(shí)鎖相環(huán)相位檢測(cè)電路、壓控延時(shí)鏈、邊沿組合電路和一階濾波電容；其中，所述延時(shí)鎖相環(huán)相位檢測(cè)電路的輸入信號(hào)為所述壓控延時(shí)鏈的輸入基準(zhǔn)時(shí)鐘信號(hào)CLK0和所述壓控延時(shí)鏈的輸出反饋時(shí)鐘信號(hào)CLKN，所述延時(shí)鎖相環(huán)相位檢測(cè)電路用于檢測(cè)所述壓控延時(shí)鏈的輸入基準(zhǔn)時(shí)鐘信號(hào)CLK0和輸出反饋時(shí)鐘信號(hào)CLKN之間的相位關(guān)系，產(chǎn)生反映所述輸入基準(zhǔn)時(shí)鐘信號(hào)CLK0和所述輸出反饋時(shí)鐘信號(hào)CLKN之間相位關(guān)系的輸出信號(hào)；所述壓控延時(shí)鏈包括N個(gè)延時(shí)單元，用于產(chǎn)生N個(gè)等相位差的多相時(shí)鐘信號(hào)，輸入為基準(zhǔn)時(shí)鐘信號(hào)CLK0，所述基準(zhǔn)時(shí)鐘信號(hào)CLK0經(jīng)過(guò)第一延時(shí)單元Dly1后輸出反饋時(shí)鐘信號(hào)CLK1，所述反饋時(shí)鐘信號(hào)CLKm經(jīng)過(guò)第(m+1)延時(shí)單元Dly(m+1)后輸出反饋時(shí)鐘信號(hào)CLK(m+1)；所述N個(gè)延時(shí)單元連接所述壓控延時(shí)鏈時(shí)延控制信號(hào)Vc；所述邊沿組合電路的輸入端連接所述N個(gè)等相位差的多相時(shí)鐘信號(hào)，所述邊沿組合電路由N倍頻電路和二分頻電路構(gòu)成，所述N倍頻電路，用于對(duì)所述N個(gè)等相位差的多相時(shí)鐘信號(hào)進(jìn)行邊沿組合得到N倍頻輸出信號(hào)，所述二分頻電路，用于對(duì)所述N倍頻輸出信號(hào)進(jìn)行二分頻操作，得到占空比為50％的(N/2)倍頻輸出信號(hào)Mult(N/2)；所述一階濾波電容，用于對(duì)所述延時(shí)鎖相環(huán)相位檢測(cè)電路的輸出信號(hào)進(jìn)行濾波，得到穩(wěn)定的所述壓控延時(shí)鏈時(shí)延控制信號(hào)Vc；所述壓控延時(shí)鏈時(shí)延控制信號(hào)Vc連接所述N個(gè)延時(shí)單元，用于調(diào)節(jié)所述壓控延時(shí)鏈的輸入基準(zhǔn)時(shí)鐘信號(hào)CLK0到所述反饋時(shí)鐘信號(hào)CLKN之間的時(shí)延；所述N為正整數(shù)，m∈(1,2,…,N-1)。本專利技術(shù)實(shí)施例基于延時(shí)鎖相環(huán)結(jié)構(gòu)的倍頻器，利用VCDL的N級(jí)延時(shí)單元產(chǎn)生等相位差的多相時(shí)鐘信號(hào)，同時(shí)，邊沿組合電路對(duì)多相時(shí)鐘信號(hào)進(jìn)行操作得到N倍頻輸出，經(jīng)過(guò)二分頻器之后得到占空比為50％的(N/2)倍頻輸出信號(hào)，使得通過(guò)設(shè)置VCDL中延時(shí)單元的數(shù)目，可以得到倍頻因子為任意整數(shù)的倍頻輸出，能夠在增加較小的硬件代價(jià)基礎(chǔ)上，在高速環(huán)境下正常完成倍頻操作。附圖說(shuō)明圖1為本專利技術(shù)一種基于延時(shí)鎖相環(huán)結(jié)構(gòu)的倍頻器一實(shí)施例的電路圖；圖2為圖1中邊沿組合電路一實(shí)施例的電路圖；圖3為對(duì)輸入四相時(shí)鐘信號(hào)進(jìn)行邊沿組合得到50％占空比二倍頻輸出信號(hào)的示意圖；圖4為圖1中倍頻器實(shí)現(xiàn)倍頻功能的仿真結(jié)果。具體實(shí)施方式為使本專利技術(shù)實(shí)施例的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合本專利技術(shù)實(shí)施例中的附圖，對(duì)本專利技術(shù)實(shí)施例中的技術(shù)方案進(jìn)行清楚地描述，顯然，所描述的實(shí)施例是本專利技術(shù)一部分實(shí)施例，而不是全部的實(shí)施例?；诒緦＠夹g(shù)中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒(méi)有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本專利技術(shù)保護(hù)的范圍。如圖1所示，本實(shí)施例公開一種基于延時(shí)鎖相環(huán)結(jié)構(gòu)的倍頻器，包括：延時(shí)鎖相環(huán)相位檢測(cè)電路1、壓控延時(shí)鏈2、邊沿組合電路3和一階濾波電容4；其中，所述延時(shí)鎖相環(huán)相位檢測(cè)電路1的輸入信號(hào)為所述壓控延時(shí)鏈2的輸入基準(zhǔn)時(shí)鐘信號(hào)CLK0和所述壓控延時(shí)鏈2的輸出反饋時(shí)鐘信號(hào)CLKN，所述延時(shí)鎖相環(huán)相位檢測(cè)電路1用于檢測(cè)所述壓控延時(shí)鏈2的輸入基準(zhǔn)時(shí)鐘信號(hào)CLK0和輸出反饋時(shí)鐘信號(hào)CLKN之間的相位關(guān)系，產(chǎn)生反映所述輸入基準(zhǔn)時(shí)鐘信號(hào)CLK0和所述輸出反饋時(shí)鐘信號(hào)CLKN之間相位關(guān)系的輸出信號(hào)；所述壓控延時(shí)鏈2包括N個(gè)延時(shí)單元，用于產(chǎn)生N個(gè)等相位差的多相時(shí)鐘信號(hào)，輸入為基準(zhǔn)時(shí)鐘信號(hào)CLK0，所述基準(zhǔn)時(shí)鐘信號(hào)CLK0經(jīng)過(guò)第一延時(shí)單元Dly1后輸出反饋時(shí)鐘信號(hào)CLK1，所述反饋時(shí)鐘信號(hào)CLKm經(jīng)過(guò)第(m+1)延時(shí)單元Dly(m+1)后輸出反饋時(shí)鐘信號(hào)CLK(m+1)；所述N個(gè)延時(shí)單元連接所述壓控延時(shí)鏈2時(shí)延控制信號(hào)Vc；所述邊沿組合電路3的輸入端連接所述N個(gè)等相位差的多相時(shí)鐘信號(hào)，所述邊沿組合電路3由N倍頻電路和二分頻電路構(gòu)成，所述N倍頻電路，用于對(duì)所述N個(gè)等相位差的多相時(shí)鐘信號(hào)進(jìn)行邊沿組合得到N倍頻輸出信號(hào)，所述二分頻電路，用于對(duì)所述N倍頻輸出信號(hào)進(jìn)行二分頻操作，得到占空比為50％的(N/2)倍頻輸出信號(hào)Mult(N/2)；所述一階濾波電容4，用于對(duì)所述延時(shí)鎖相環(huán)相位檢測(cè)電路1的輸出信號(hào)進(jìn)行濾波，得到穩(wěn)定的所述壓控延時(shí)鏈2時(shí)延控制信號(hào)Vc；所述壓控延時(shí)鏈2時(shí)延控制信號(hào)Vc連接所述N個(gè)延時(shí)單元，用于調(diào)節(jié)所述壓控延時(shí)鏈2的輸入基準(zhǔn)時(shí)鐘信號(hào)CLK0到所述反饋時(shí)鐘信號(hào)CLKN之間的時(shí)延；所述N為正整數(shù)，m∈(1,2,…,N-1)。本專利技術(shù)實(shí)施例中，所述DLL相位檢測(cè)電路綜合了鑒相器和電荷泵的功能。DLL相位檢測(cè)電路的輸入信號(hào)分別為所述VCDL的輸入基準(zhǔn)時(shí)鐘信號(hào)CLK0和反饋時(shí)鐘信號(hào)CLKN，其輸出信號(hào)經(jīng)過(guò)一階濾波電容后得到調(diào)節(jié)VCDL時(shí)延的控制電壓Vc，若CLK0相位超前于CLKN的相位，則控制電壓Vc增大，若CLK0相位落后于C本文檔來(lái)自技高網(wǎng)...

【技術(shù)保護(hù)點(diǎn)】
一種基于延時(shí)鎖相環(huán)結(jié)構(gòu)的倍頻器，其特征在于，包括：延時(shí)鎖相環(huán)相位檢測(cè)電路、壓控延時(shí)鏈、邊沿組合電路和一階濾波電容；其中，所述延時(shí)鎖相環(huán)相位檢測(cè)電路的輸入信號(hào)為所述壓控延時(shí)鏈的輸入基準(zhǔn)時(shí)鐘信號(hào)CLK0和所述壓控延時(shí)鏈的輸出反饋時(shí)鐘信號(hào)CLKN，所述延時(shí)鎖相環(huán)相位檢測(cè)電路用于檢測(cè)所述壓控延時(shí)鏈的輸入基準(zhǔn)時(shí)鐘信號(hào)CLK0和輸出反饋時(shí)鐘信號(hào)CLKN之間的相位關(guān)系，產(chǎn)生反映所述輸入基準(zhǔn)時(shí)鐘信號(hào)CLK0和所述輸出反饋時(shí)鐘信號(hào)CLKN之間相位關(guān)系的輸出信號(hào)；所述壓控延時(shí)鏈包括N個(gè)延時(shí)單元，用于產(chǎn)生N個(gè)等相位差的多相時(shí)鐘信號(hào)，輸入為基準(zhǔn)時(shí)鐘信號(hào)CLK0，所述基準(zhǔn)時(shí)鐘信號(hào)CLK0經(jīng)過(guò)第一延時(shí)單元Dly1后輸出反饋時(shí)鐘信號(hào)CLK1，所述反饋時(shí)鐘信號(hào)CLKm經(jīng)過(guò)第(m+1)延時(shí)單元Dly(m+1)后輸出反饋時(shí)鐘信號(hào)CLK(m+1)；所述N個(gè)延時(shí)單元連接所述壓控延時(shí)鏈時(shí)延控制信號(hào)Vc；所述邊沿組合電路的輸入端連接所述N個(gè)等相位差的多相時(shí)鐘信號(hào)，所述邊沿組合電路由N倍頻電路和二分頻電路構(gòu)成，所述N倍頻電路，用于對(duì)所述N個(gè)等相位差的多相時(shí)鐘信號(hào)進(jìn)行邊沿組合得到N倍頻輸出信號(hào)，所述二分頻電路，用于對(duì)所述N倍頻輸出信號(hào)進(jìn)行二分頻操作，得到占空比為50％的(N/2)倍頻輸出信號(hào)Mult(N/2)；所述一階濾波電容，用于對(duì)所述延時(shí)鎖相環(huán)相位檢測(cè)電路的輸出信號(hào)進(jìn)行濾波，得到穩(wěn)定的所述壓控延時(shí)鏈時(shí)延控制信號(hào)Vc；所述壓控延時(shí)鏈時(shí)延控制信號(hào)Vc連接所述N個(gè)延時(shí)單元，用于調(diào)節(jié)所述壓控延時(shí)鏈的輸入基準(zhǔn)時(shí)鐘信號(hào)CLK0到所述反饋時(shí)鐘信號(hào)CLKN之間的時(shí)延；所述N為正整數(shù)，m∈(1,2,…,N?1)。...

【技術(shù)特征摘要】
1.一種基于延時(shí)鎖相環(huán)結(jié)構(gòu)的倍頻器，其特征在于，包括：延時(shí)鎖相環(huán)相位檢測(cè)電路、壓控延時(shí)鏈、邊沿組合電路和一階濾波電容；其中，所述延時(shí)鎖相環(huán)相位檢測(cè)電路的輸入信號(hào)為所述壓控延時(shí)鏈的輸入基準(zhǔn)時(shí)鐘信號(hào)CLK0和所述壓控延時(shí)鏈的輸出反饋時(shí)鐘信號(hào)CLKN，所述延時(shí)鎖相環(huán)相位檢測(cè)電路用于檢測(cè)所述壓控延時(shí)鏈的輸入基準(zhǔn)時(shí)鐘信號(hào)CLK0和輸出反饋時(shí)鐘信號(hào)CLKN之間的相位關(guān)系，產(chǎn)生反映所述輸入基準(zhǔn)時(shí)鐘信號(hào)CLK0和所述輸出反饋時(shí)鐘信號(hào)CLKN之間相位關(guān)系的輸出信號(hào)；所述壓控延時(shí)鏈包括N個(gè)延時(shí)單元，用于產(chǎn)生N個(gè)等相位差的多相時(shí)鐘信號(hào)，輸入為基準(zhǔn)時(shí)鐘信號(hào)CLK0，所述基準(zhǔn)時(shí)鐘信號(hào)CLK0經(jīng)過(guò)第一延時(shí)單元Dly1后輸出反饋時(shí)鐘信號(hào)CLK1，所述反饋時(shí)鐘信號(hào)CLKm經(jīng)過(guò)第(m+1)延時(shí)單元Dly(m+1)后輸出反饋時(shí)鐘信號(hào)CLK(m+1)；所述N個(gè)延時(shí)單元連接所述壓控延時(shí)鏈時(shí)延控制信號(hào)Vc；所述邊沿組合電路的輸入端連接所述N個(gè)等相位差的多相時(shí)鐘信號(hào)，所述邊沿組合電路由N倍頻電路和二分頻電路構(gòu)成，所述N倍頻電路，用于對(duì)所述N個(gè)等相位差的多相時(shí)鐘信號(hào)進(jìn)行邊沿組合得到N倍頻輸出信號(hào)，所述二分頻電路，用于對(duì)所述N倍頻輸出信號(hào)進(jìn)行二分頻操作，得到占空比為50％的(N/2)倍頻輸出信號(hào)Mult(N/2)；所述一階濾波電容，用于對(duì)所述延時(shí)鎖相環(huán)相位檢測(cè)電路的輸出信號(hào)進(jìn)行濾波，得到穩(wěn)定的所述壓控延時(shí)鏈時(shí)延控制信號(hào)Vc；所述壓控延時(shí)鏈時(shí)延控制信號(hào)Vc連接所述N個(gè)延時(shí)單元，用于調(diào)節(jié)所述壓控延時(shí)鏈的輸入基準(zhǔn)時(shí)鐘信號(hào)CLK0到所述反饋時(shí)鐘信號(hào)CLKN之間的時(shí)延；所述N為正整數(shù)，m∈(1,2,…,N-1)。2.根據(jù)權(quán)利要求1所述的基于延時(shí)鎖相環(huán)結(jié)構(gòu)的倍頻器，其特征在于，所述N倍頻電路包括：第一金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶...

【專利技術(shù)屬性】
技術(shù)研發(fā)人員：王源，劉躍全，賈嵩，張興，
申請(qǐng)(專利權(quán))人：北京大學(xué)，
類型：發(fā)明
國(guó)別省市：北京;11