上拉電阻電路制造技術

一種上拉電阻電路，包括電源端、輸出端、第一PMOS管以及傳輸單元；所述第一PMOS管的源極連接所述電源端，所述第一PMOS管的漏極連接所述輸出端，所述第一PMOS管的襯底適于輸入偏置電壓，所述偏置電壓的電壓值與所述電源端的電壓和所述輸出端的電壓中較大電壓的電壓值相等；所述傳輸單元適于在所述電源端的電壓大于或等于所述輸出端的電壓時將上拉控制信號傳輸至所述第一PMOS管的柵極，在所述電源端的電壓小于所述輸出端的電壓時將所述輸出端的電壓傳輸至所述第一PMOS管的柵極。本發明專利技術技術方案提供的上拉電阻電路工作于高壓容限模式時，無倒灌電流產生，提高了整個集成電路的可靠性。

【技術實現步驟摘要】
上拉電阻電路
本專利技術涉及集成電路
，特別涉及一種上拉電阻電路。
技術介紹
上拉電阻電路被廣泛地應用于集成電路中，尤其在I/O電路中應用較多。許多I/O端口通常需要設置一個默認的高電平，在某些沒有信號輸入的情況下，通過上拉電阻電路將I/O端口上拉至高電位。圖1是現有的一種上拉電阻電路。參考圖1，所述上拉電阻電路包括電源端VDD、輸出端OUT以及PMOS管MP0。所述PMOS管MP0的源極和襯底連接所述電源端VDD，所述PMOS管MP0的漏極連接所述輸出端OUT，所述PMOS管MP0的柵極適于輸入控制信號RE。所述電源端VDD適于接收電源電壓，所述輸出端OUT連接集成電路的I/O端口。在正常模式下，即在所述電源端VDD的電壓大于或等于所述輸出端OUT的電壓情況下，當所述控制信號RE為低電平信號時，所述PMOS管MP0導通，所述輸出端OUT的電位被上拉至與所述電源端VDD的電位相等；當所述控制信號RE為高電平信號時，所述PMOS管MP0截止，上拉功能無效。然而，在高壓容限模式下，即所述輸出端OUT上的電壓高于所述電源端VDD上的電壓時（例如，所述電源電壓通常為3.3V，總線上的電壓為5V，當所述輸出端OUT與總線連接時），即使所述控制信號RE為高電平信號，由于所述高電平信號的電壓不會高于所述電源電壓，所述PMOS管MP0仍會導通，導致產生從所述輸出端OUT流向所述電源端VDD的倒灌電流。
技術實現思路
本專利技術解決的是上拉電阻電路在高壓容限模式下產生倒灌電流的問題。為解決上述問題，本專利技術提供一種上拉電阻電路，包括：電源端、輸出端、第一PMOS管以及傳輸單元；所述第一PMOS管的源極連接所述電源端，所述第一PMOS管的漏極連接所述輸出端，所述第一PMOS管的襯底適于輸入偏置電壓，所述偏置電壓的電壓值與所述電源端的電壓和所述輸出端的電壓中較大電壓的電壓值相等；所述傳輸單元適于在所述電源端的電壓大于或等于所述輸出端的電壓時將上拉控制信號傳輸至所述第一PMOS管的柵極，在所述電源端的電壓小于所述輸出端的電壓時將所述輸出端的電壓傳輸至所述第一PMOS管的柵極?？蛇x的，所述電源端適于輸入電源電壓，所述輸出端連接集成電路的I/O端口?？蛇x的，所述傳輸單元包括第二PMOS管、第三PMOS管以及控制信號產生單元；所述第二PMOS管的柵極適于輸入柵極控制信號，所述第二PMOS管的漏極適于輸入所述上拉控制信號，所述第二PMOS管的源極連接所述第二PMOS管的襯底和所述第一PMOS管的柵極；所述第三PMOS管的柵極連接所述電源端，所述第三PMOS管的漏極連接所述輸出端，所述第三PMOS管的源極連接所述第一PMOS管的柵極，所述第三PMOS管的襯底適于輸入所述偏置電壓；所述控制信號產生單元適于產生所述柵極控制信號，在所述電源端的電壓大于或等于所述輸出端的電壓時所述柵極控制信號為低電平信號，在所述電源端的電壓小于所述輸出端的電壓時所述柵極控制信號的幅度與所述輸出端的電壓值相等?？蛇x的，所述控制信號產生單元包括第一開關單元和第二開關單元；所述第一開關單元連接于所述第二PMOS管的柵極和所述輸出端之間，所述第二開關單元連接于所述第二PMOS管的柵極和地之間，所述第二開關單元導通時的阻抗大于所述第一開關單元導通時的阻抗；所述第一開關單元適于在所述電源端的電壓大于或等于所述輸出端的電壓時斷開、在所述電源端的電壓小于所述輸出端的電壓時導通；所述第二開關單元適于在所述電源端的電壓大于或等于所述輸出端的電壓時導通?？蛇x的，所述第一開關單元包括第四PMOS管；所述第四PMOS管的柵極連接所述電源端，所述第四PMOS管的源極連接所述第二PMOS管的柵極，所述第四PMOS管的漏極連接所述輸出端，所述第四PMOS管的襯底適于輸入所述偏置電壓?？蛇x的，所述第二開關單元包括第五PMOS管和第一NMOS管；所述第五PMOS管的柵極連接所述第五PMOS管的漏極和所述第一NMOS管的漏極，所述第五PMOS管的源極連接所述第二PMOS管的柵極，所述第五PMOS管的襯底適于輸入所述偏置電壓；所述第一NMOS管的柵極連接所述電源端，所述第一NMOS管的源極和所述第一NMOS管的襯底接地。可選的，所述第二開關單元包括第二NMOS管和第三NMOS管；所述第二NMOS管的柵極連接所述電源端和所述第三NMOS管的柵極，所述第二NMOS管的漏極連接所述第二PMOS管的柵極，所述第二NMOS管的源極連接所述第三NMOS管的漏極，所述第二NMOS管的襯底連接所述第三NMOS管的襯底和所述第三NMOS管的源極并接地。可選的，所述上拉電阻電路還包括適于產生所述偏置電壓的偏置電壓產生電路，所述偏置電壓產生電路包括第六PMOS管和第七PMOS管；所述第六PMOS管的柵極連接所述第七PMOS管的漏極和所述輸出端，所述第六PMOS管的源極連接所述電源端和所述第七PMOS管的柵極，所述第六PMOS管的漏極連接所述第七PMOS管的源極、所述第六PMOS管的襯底以及所述第七PMOS管的襯底并適于輸出所述偏置電壓。與現有技術相比，本專利技術的技術方案具有以下優點：本專利技術技術方案提供的上拉電阻電路包括第一PMOS管和傳輸單元，所述第一PMOS管的襯底適于輸入偏置電壓，所述偏置電壓的電壓值與電源端的電壓和輸出端的電壓中較大電壓的電壓值相等，所述傳輸單元適于將上拉控制信號或者輸出端的電壓輸出至所述第一PMOS管的柵極。在正常模式下，所述傳輸單元將上拉控制信號傳輸至所述第一PMOS管的柵極，當所述上拉控制信號為低電平信號時，所述第一PMOS管導通，實現上拉功能；當所述上拉控制信號為高電平信號時，所述第一PMOS管截止，上拉功能無效。在高壓容限模式下，所述傳輸單元將輸出端的電壓傳輸至所述第一PMOS管的柵極，由于在高壓容限模式下所述偏置電壓與所述輸出端的電壓相等，所述第一PMOS管的柵極、漏極和襯底的電位相等，導電溝道中無電流產生，即所述第一PMOS管截止。因此，所述上拉電阻電路無倒灌電流產生，提高了整個集成電路的可靠性。進一步，本專利技術技術方案提供的上拉電阻電路在高壓容限模式下，所述傳輸單元禁止將所述上拉控制信號傳輸至所述第一PMOS管的柵極，無論所述上拉控制信號是否為低電平，均無倒灌電流產生，因此，消除倒灌電流與所述上拉控制信號的狀態無關。附圖說明圖1是現有的一種上拉電阻電路；圖2是本專利技術實施方式的上拉電阻電路的結構示意圖；圖3是本專利技術實施例1的上拉電阻電路的電路圖；圖4是本專利技術實施例2的上拉電阻電路的電路圖；圖5是本專利技術實施例3的偏置電壓產生電路的電路圖。具體實施方式正如
技術介紹
中所描述的，現有的上拉電阻電路在高壓容限模式下，會產生由輸出端流向電源端的倒灌電流。電源端適于接收電源電壓，倒灌電流的產生會使所述電源電壓升高，影響由所述電源電壓供電的整個集成電路的可靠性。圖2是本專利技術技術方案提供的上拉電阻電路的結構示意圖。參考圖2，所述上拉電阻電路包括電源端VDD、輸出端OUT、第一PMOS管MP1以及傳輸單元20。所述電源端VDD適于輸入電源電壓，即所述電源端VDD適于連接供電電源。所述上拉電阻電路通常應用于I/O電路中，因此，所述輸出端OUT通常連接集成電路的I/O端口。所述第一PMOS管MP1的源極連本文檔來自技高網...

【技術保護點】
一種上拉電阻電路，其特征在于，包括電源端、輸出端、第一PMOS管以及傳輸單元；所述第一PMOS管的源極連接所述電源端，所述第一PMOS管的漏極連接所述輸出端，所述第一PMOS管的襯底適于輸入偏置電壓，所述偏置電壓的電壓值與所述電源端的電壓和所述輸出端的電壓中較大電壓的電壓值相等；所述傳輸單元適于在所述電源端的電壓大于或等于所述輸出端的電壓時將上拉控制信號傳輸至所述第一PMOS管的柵極，在所述電源端的電壓小于所述輸出端的電壓時將所述輸出端的電壓傳輸至所述第一PMOS管的柵極。

【技術特征摘要】
1.一種上拉電阻電路，其特征在于，包括電源端、輸出端、第一PMOS管以及傳輸單元；所述第一PMOS管的源極連接所述電源端，所述第一PMOS管的漏極連接所述輸出端，所述第一PMOS管的襯底適于輸入偏置電壓，所述偏置電壓的電壓值與所述電源端的電壓和所述輸出端的電壓中較大電壓的電壓值相等；所述傳輸單元適于在所述電源端的電壓大于或等于所述輸出端的電壓時將上拉控制信號傳輸至所述第一PMOS管的柵極，在所述電源端的電壓小于所述輸出端的電壓時將所述輸出端的電壓傳輸至所述第一PMOS管的柵極；其中，所述傳輸單元包括第二PMOS管、第三PMOS管以及控制信號產生單元；所述第二PMOS管的柵極適于輸入柵極控制信號，所述第二PMOS管的漏極適于輸入所述上拉控制信號，所述第二PMOS管的源極連接所述第二PMOS管的襯底和所述第一PMOS管的柵極；所述第三PMOS管的柵極連接所述電源端，所述第三PMOS管的漏極連接所述輸出端，所述第三PMOS管的源極連接所述第一PMOS管的柵極，所述第三PMOS管的襯底適于輸入所述偏置電壓；所述控制信號產生單元適于產生所述柵極控制信號，在所述電源端的電壓大于或等于所述輸出端的電壓時所述柵極控制信號為低電平信號，在所述電源端的電壓小于所述輸出端的電壓時所述柵極控制信號的幅度與所述輸出端的電壓值相等；所述控制信號產生單元包括第一開關單元和第二開關單元；所述第一開關單元連接于所述第二PMOS管的柵極和所述輸出端之間，所述第二開關單元連接于所述第二PMOS管的柵極和地之間，所述第二開關單元導通時的阻抗大于所述第一開關單元導通時的阻抗；所述第一開關單元適于在所述電源端的電壓大于或等于所述輸出端的電壓時斷開、在所述電源端的電壓小于所述輸出端的電壓時導通；所述第二開關單元適于在所述電源端的電壓大于或等于所述輸出端的電壓時導通。2.如權利要求1所述的上拉電阻電路，其特征在于，所述電源端適于輸入電源電壓，所述輸出端連接集成電路的I/O端口。3.如權利要求1所述的上拉電阻電路，其特征在于，所述第一開關單元包括第四PMOS管；所述第四PMOS管的柵極連接所述電源端，所述第四PMOS管的源極連接所述第二PMOS管的柵極，所述第四PMOS管的漏極連接所述輸出端，所述第四PMOS管的襯底適于輸入所述偏置電壓。4.如權利要求1所述的上拉電阻電路，其特征在于，所述第二開關單元包括第五PMOS管和第一NMOS管；所述第五PMOS管的柵極連接所述第五PMOS管的漏極和所述第一NMOS管...

【專利技術屬性】
技術研發人員：朱愷，陳捷，翁文君，莫善岳，
申請(專利權)人：中芯國際集成電路制造上海有限公司，
類型：發明
國別省市：上海;31