數字輸出時鐘的生成制造技術

本公開涉及數字輸出時鐘的生成。提供被配置為生成輸出時鐘信號的片上時鐘信號生成裝置，輸出時鐘信號被與輸出數據信號相關聯地傳輸至芯片外。裝置包括：被配置為接收輸入時鐘信號的輸入；以及被配置為根據輸入時鐘信號，生成多個候選時鐘信號的頻率相位生成電路。候選時鐘信號相對于彼此被進行了相位位移。選擇電路被配置為根據至少一個選擇信號，選擇并輸出候選時鐘信號中的一個作為輸出時鐘信號。裝置的所有組件被實施為數字組件。

【技術實現步驟摘要】

本專利技術涉及集成電路技術。更具體的，本專利技術涉及片上(on-chip)時鐘信號的生成。
技術介紹
已知在實施為硅芯片的集成電路上提供周邊接口。此接口可用于在片上從集成電路輸出數據，且這種數據信號通常將會伴隨著亦生成于片上的時鐘信號，此時鐘信號與數據信號之間具有特定的關系，詳細地指示應在哪些點取樣數據信號。此外，也已知輸出至芯片外的數據信號與相關聯時鐘信號之間的相位關系，對于正確地取樣數據信號而言是關鍵的。若在開發片上集成電路期間，發現到輸出時鐘信號與數據信號之間未適當對齊，則一種已知的作法為加入一個或多個延遲組件至數據路徑或時鐘路徑，以改進對齊性(alignment)。然而，由于這種延遲組件通常將在開發過程中相對后面的階段被導入，根據應用電路板的布圖限制條件，可能非常難以(甚至無法)導入這種延遲組件?，F代的高密度化的集成電路板，進一步加深了這些難題。已知在非常高速的芯片接口(諸如提供為DDR接口之類的芯片接口)中，時鐘信號與數據信號之前需要極度精確地對齊，且在此情況中，已知提供被配置為動態地對齊時鐘與數據信號的復雜芯片接口連接。然而，相關聯于這種復雜接口的復雜度與面積成本，僅適用于非常高效能的接口(諸如DDR)。對于較簡單以及較慢的接口，需要容易實施與驗證的解決方案。由 Xilinx，Inc.的 Abhijit Athavale 與 Carl Christensen 于 2005 年 4 月出版的手冊“High Speed Serial I/O Made Simple”，提供了一些
技術介紹
信息。將期望提供用于允許輸出時鐘信號與輸出數據信號與彼此對齊的改進的技術。
技術實現思路
從第一方面來看，本技術的第一實施例提供一種片上時鐘信號生成裝置，該裝置被配置為生成輸出時鐘信號，輸出時鐘信號被與輸出數據信號相關聯地傳輸至芯片外，該設備包括:輸入，該輸入被配置為接收輸入時鐘信號；時鐘相位生成電路，時鐘相位生成電路被配置為根據輸入時鐘信號生成復數個候選時鐘信號，其中候選時鐘信號相對于彼此相位位移；以及選擇電路，被配置為根據至少一個選擇信號，選擇并輸出候選時鐘信號中的一個作為輸出時鐘信號，其中裝置的所有組件被實施為數字組件。本技術意識到相關聯于單獨由數字組件實施片上系統的一部分的顯著優點。混合數字/模擬電路可造成較長且較昂貴的實施程序，因為他們在實施程序中需要涉及較大范圍的專業。相對的，單獨由數字組件實施的系統組件，可使用標準數字實施技術來輕易實施(也即對于在布圖階段中以及在隨后的靜態時序分析階段兩者中，選擇與放置數字組件而言)。此外，本技術意識到相關聯于不需在實施程序晚期改變集成電路布圖的優點。對此，提供被配置為生成多個候選時鐘信號的頻率相位生成電路，其中這些候選時鐘信號相對于彼此相位位移(phase-shift)。此可得到的效果，為可用一范圍內的多個時鐘信號時序(timing)，且因此可根據使用哪個候選時鐘信號，以在不同點取樣輸出數據信號。進一步提供選擇電路，以選擇并輸出這些候選時鐘信號中的一個以作為該輸出時鐘信號，除了與相關聯的輸出數據信號被傳輸至芯片外。此選擇基于至少一個選擇信號而執行，此選擇信號因此提供系統實施者通過選擇使用不同的候選時鐘信號，來改變輸出時鐘信號的時序的彈性。因此，作為設計程序的一部分以在應用電路板上對齊輸出時鐘信號與數據信號的需求被大大地減少(甚至消除)，由于能夠調整輸出時鐘時序(甚至是在已生產的硅芯片中)的可能性。此外，片上時鐘信號生成裝置，可由與任何其他使用標準單元的數字邏輯相同的方式來簡單地實施，并可使用標準數字布圖工具來放置與繞線。在電路中避開模擬設計，減少了設計與實施的成本。因此，可減少系統電路板的開發時間與材料清單(BOM)，并可避免在現代的高密度集成電路板設計時間的晚期進行調整(通常相關聯于相當的難度)。取決于時鐘相位生成電路的特定配置，輸入時鐘信號的頻率可相同于輸出信號，或可不同于輸出信號。特別的，在一個實施例中，輸入時鐘信號的頻率為輸出時鐘信號的頻率的兩倍。其中輸入時鐘信號的頻率為輸出時鐘信號的頻率的兩倍的配置，可以例如用于一種這樣的實施例:其中時鐘相位生成電路包括分頻器與反相器，分頻器被配置為接收輸入時鐘信號并生成中間時鐘信號，中間時鐘信號具有輸出時鐘信號的頻率，反相器被配置為在分頻器之前使輸入時鐘信號反相。這樣，例如通過在時鐘信號的前緣觸發，而使得輸出時鐘信號的90°相位位移版本的生成成為可能。可以由數種方式提供分頻器，但在一種具體實施例中，分頻器包括觸發器(flip-flop)，其中觸發器的數據輸出耦接至觸發器的數據輸入。觸發器代表所使用的常見數字組件，因此可在本技術所需的數字實施背景內容內輕易實施觸發器。在一些具體實施例中，時鐘相位生成電路包括至少一個反相器，至少一個反相器被配置為在候選時鐘信號中的至少兩個之間生成基本上180°的相位位移。在一些具體實施例中，時鐘相位生成電路包括至少一個緩沖器，至少一個緩沖器被配置為生成最小相位位移，最小相位位移存在于候選時鐘信號的任意兩者之間。因此，通過適當地提供這樣的至少一個緩沖器，可提供生成于候選時鐘信號的任意兩者之間的最小相位位移。這可以包括單一個大小合適的緩沖器，或可包括數個相串聯的緩沖器。系統設計者可自由地設定最小相位位移，但在一些具體實施例中，最小相位位移為基本上90°的相位位移。可由各種配置來提供選擇電路，但在一些具體實施例中，選擇電路包括至少一個多路復用器，其中至少一個多路復用器被配置為采用候選時鐘信號作為其輸入，并根據至少一個選擇信號來提供輸入時鐘信號以作為其輸出?？捎筛鞣N方式來提供至少一個選擇信號。例如在一個具體實施例中，裝置進一步包括至少一個靜態寄存器，至少一個靜態寄存器被配置為提供至少一個選擇信號。因此，緩存器可位于片上，并可根據已知技術來程序化以建置至少一個選擇信號?；蛘咴诹硪痪唧w實施例中，裝置進一步包括至少一個主芯片輸入，至少一個主芯片輸入被配置為接收來自芯片外的至少一個選擇信號。這讓系統實施者能夠從芯片外直接存取，以控制至少一個選擇信號的配置，而協助對齊輸出時鐘信號與數據信號。本專利技術的第二實施例提供一種計算機可讀儲存介質，計算機可讀儲存介質儲存包括至少一個標準單元電路定義的數據結構，至少一個標準單元電路定義用于控制計算機以生成并驗證集成電路的電路布圖，集成電路包括如第一實施例所述的裝置。本專利技術的第三實施例提供一種片上時鐘信號生成裝置，裝置被配置為生成輸出時鐘信號，輸出時鐘信號與相關聯的輸出數據信號被傳輸至芯片外，裝置包括:輸入構件，用于接收輸入時鐘信號；時鐘相位生成構件，用于根據輸入時鐘信號生成多個候選時鐘信號，其中候選時鐘信號相對于彼此被進行了相位位移；以及選擇構件，用于根據至少一個選擇信號，選擇并輸出候選時鐘信號中的一個作為輸出時鐘信號。本專利技術的第四實施例提供一種生成輸出時鐘信號的方法，輸出時鐘信號與相關聯的輸出數據信號被傳輸至芯片外，方法包括以下步驟:接收步驟，接收輸入時鐘信號；時鐘相位生成步驟，根據輸入時鐘信號生成多個候選時鐘信號，其中候選時鐘信號相對于彼此相位位移；以及選擇與輸出步驟，根據至少一個選擇信號，選擇并輸出候選時鐘信號中的一個以作為輸出時鐘信號， 其中該本文檔來自技高網...

【技術保護點】
一種片上時鐘信號生成裝置，所述裝置被配置為生成輸出時鐘信號，所述輸出時鐘信號被與輸出數據信號相關聯地傳輸至芯片外，所述裝置包括：輸入，所述輸入被配置為接收輸入時鐘信號；時鐘相位生成電路，所述時鐘相位生成電路被配置為根據所述輸入時鐘信號生成多個候選時鐘信號，其中所述多個候選時鐘信號相對于彼此被進行了相位位移；以及選擇電路，所述選擇電路被配置為根據至少一個選擇信號，選擇并輸出所述多個候選時鐘信號中的一個作為所述輸出時鐘信號，其中該裝置的所有組件被實施為數字組件。

【技術特征摘要】
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【專利技術屬性】
技術研發人員：拉姆納什·博姆·蘇比亞·斯瓦米，
申請(專利權)人：ARM有限公司，
類型：發明
國別省市：英國;GB