本發明專利技術公開了一種使用氧化物和/或有機半導體材料形成的互補隧道場效應晶體管(TFET)裝置。一種類型的TFET包括：襯底；在所述襯底上形成的第一摻雜區域，其含有選自元素周期表的III-V族、IV-IV族和IV族的p型材料；在所述襯底上形成的第二摻雜區域，其含有透明氧化物n型半導體材料；以及耦合到所述第一摻雜區域和所述第二摻雜區域的柵極疊層。另一類型的TFET包括：襯底；在所述襯底上形成的第一摻雜區域，其含有p型有機半導體材料；在所述襯底上形成的第二摻雜區域，其含有n型氧化物半導體材料；以及耦合到摻雜的源極區域和漏極區域的柵極疊層。在另一個實例中，TFET通過僅使用有機半導體材料用于有源區域制成。
【技術實現步驟摘要】
【專利說明】
技術介紹
在過去的幾十年中，集成電路中特征的按比例放縮是不斷成長的半導體工業背后的驅動力。在有限的半導體芯片實際面積(real estate)下，特征尺寸越來越小使得功能單元的密度增加。例如，縮小晶體管尺寸使得在芯片上能夠結合增加數量的存儲器件，從而使得制造的產品具有增大的容量。然而，不斷增大容量的動力不是沒有爭議。對每個器件的性能最優化的需求變得越來越重要。在集成電路器件的制造中，隨著器件尺寸持續按比例縮小，多柵極晶體管一一例如三柵極(Tr1-Gate)晶體管一一已變得越來越普遍。在傳統工藝中，三柵極晶體管通常或者在體娃襯底上或者在絕緣體上娃襯底(silicon-on-1nsulator substrate)上制造。在一些情況下，由于其成本較低并且其三柵極制造工藝相對不復雜，體硅襯底是優選的。然而，在體硅襯底上，當將金屬柵電極的底部與在晶體管本體(即，“鰭狀物”)的底部處的源極延伸末端和漏極延伸末端對準時，三柵極晶體管的制造工藝常遇到問題。當在體襯底上形成三柵極晶體管時，為了獲得最理想的柵極控制并降低短溝道效應，需要適當的對準。例如，如果源極延伸末端和漏極延伸末端比金屬柵電極深，將發生穿通。相反，如果金屬柵電極比源極延伸末端和漏極延伸末端深，結果將出現不想要的寄生柵電容。已經嘗試了多種不同的技術以降低晶體管的結漏泄(junct1n leakage)。然而，在結漏泄抑制方面還需要重大改進。隧道場效應晶體管(TFET)是有前途的器件，因為其由于具有較陡峭的亞閾值斜率(sub-threshold slope)而很可能具有顯著的性能增長。目前，用以制造TFET器件異質結的兩種材料是GaSb (P型)和InAs(n型)。當前的TFET器件在相同的技術節點(technology node)處的電流比S1-FET低并且其在夾斷處具有寄生隧道漏泄電流，即降低的開/關率。該問題的原因主要在于InAs的低帶隙能量和低導帶態密度(CBD0S或Nc)。【附圖說明】從下文給出的詳細說明以及公開的各種實施方案的附圖，將更全面地理解本公開的實施方案；然而，其不應被認為是將所述公開限于特定實施方案，而應被認為是僅為了說明和理解的目的。圖1A示出η型TFET的一般TFET結構。圖1B示出P型TFET的一般TFET結構。圖2示出依照本公開的一個實施方案的n-TFET的能帶圖。圖3A-D示出依照本公開的一個實施方案的使用氧化物半導體材料的P型TFET和η型TFET的能帶排列圖。圖4A-D示出依照本公開的一個實施方案的使用氧化物和/或有機半導體材料的P型TFET和η型TFET的能帶排列圖。圖5Α示出氧化物以及相比較的半導體依照它們的電荷中性能級排列的能帶圖。圖5Β示出氧化物以及相比較的半導體依照它們的真空能級排列的能帶圖。圖6A-H示出依照本公開的一個實施方案的使用氧化物半導體材料形成TFET時的制造工藝流程。圖7A-H示出依照本公開的一個實施方案的使用有機半導體材料形成TFET時的制造工藝流程。圖8是依照本公開的一個實施方案的含有TFET的智能器件(smart device)或計算機系統或SoC(單芯片上系統)(System-on-Chip) 0【具體實施方式】實施方案描述了含TFET結的材料，其中所述材料具有異質結并具有間斷的能帶排列(broken band alignment)。這里，n_TFET的“間斷的能帶排列”指的是用于源極有源區域的材料的價帶能量和用于溝道區域(該溝道區域是包括柵極欠重疊(gate underlap)的柵極區域的半導體材料)的材料的導帶能量之間的間隙。溝道區域材料和漏極區域材料通常是相同的(具有不同摻雜水平)，然而一般來說，根據不同實施方案，其可用不同材料制成。該間斷的能帶(即，一個能帶和另一能帶之間的差距)可大于或等于0(或僅僅約為O) ο對于p-TFET，間斷的間隙是從源極區域的導帶(所述源極區域為η摻雜的)到溝道區域的價帶的間隙。在一個實施方案中，形成異質結的材料對于P型而言具有高的有效價帶態密度(VBD0S或Nv)并且對于η型而言具有高的有效導帶態密度(CBD0S或N。)，以獲得與當前的S1-FET相當的高電流或超過當前的S1-FET的高電流。在一個實施方案中，用于形成TFET的材料具有比由工作電壓(Vdd)產生的勢差寬的帶隙，以抑制在夾斷處的不想要的漏泄電流。實施方案描述了在相同技術節點處器件性能實質上等于或超過S1-FET的器件性能、同時保持或改進亞閾值斜率并最小化器件/電路的關態漏泄電流的TFET結構(能夠實現C-TFET邏輯——即，互補TFET邏輯——的n-TFET和p-TFET的TFET結構)。一些實施方案描述了使用替代材料一一即，不是現今用于形成TFET所使用的材料(即，標準IV族或IV-1V族合金或者典型的II1-V族材料)的材料一一來形成TFET。在一個實施方案中，透明的無機半導體氧化物材料與典型的標準II1-V族、IV-1V族和IV族材料相結合用于形成TFET0在一個實施方案中，透明的無機半導體氧化物材料與有機半導體材料相結合用于形成TFETο在一個實施方案中，僅有機半導體材料用于形成TFET的有源區域以減輕上述TFET器件的缺點。實施方案使得TFET器件可具有間斷的帶隙排列。實施方案表現出在導帶和價帶(不必須為相同材料)方面高性能的高D0S(態密度)，從而使得高性能p-TFET和高性能n-TFET兩者使互補隧道FET邏輯(C-TFET)具有比當前TFET更高水平的電流。在一個實施方案中，在相同技術節點處，電流可很好地達到或超過S1-FET中的電流水平。一些實施方案使用具有較高帶隙的材料以抑制關態漏泄電流。這些實施方案顯示出比當前TFET更好的漏泄性能。一些實施方案使得能夠形成在非Si的不同襯底(例如但不限于玻璃、聚合物)上的這些邏輯器件和/或透明器件(使用由透明或半透明材料形成的電極)。例如，可結合透明的半導體氧化物和有機半導體以獲得透明器件。在一個實施方案中，僅使用有機半導體來形成TFET的有源區域。一些實施方案描述了用低溫工藝制造TFET的方法，其使得可在柔性襯底上形成較高性能的器件。在這些實施方案中，可獲得較高性能的柔性邏輯器件，其對于將互聯計算(computing continuum)擴展至可穿戴的柔性電子空間(electronic space)是至關重要的。描述通過采用有機異質結和氧化物半導體/有機異質結而使用低溫制造工藝的一些實施方案使得可制造垂直層疊的器件。在所述實施方案中，在相同技術節點處實現了電路覆蓋區域(circuit footprint)的顯著減小。實施方案描述了具有比傳統TFET材料更有效的柵極控制的材料，因為所描述的材料具有比當前TFET中使用的典型II1-V半導體GaSb和InAs更低的ε Γο在一個實施方案中，描述的有機半導體具有2.5-3.5的極低的ε r，這使得n-TFET或p-TFET (具有p-或本征控制層)都具有更好的柵極控制，因為柵極介電層和柵極-溝道層(即，半導體)之間的電壓降被分開。在下面的描述中，討論了眾多細節以提供本專利技術的實施方案的更徹底的說明。然而，顯然，對本領域技術人員來說，本專利技術的實施方案沒有這些本文檔來自技高網...
【技術保護點】
隧道場效應晶體管(TFET)，包括：襯底；在所述襯底上設置的第一摻雜區域，其含有選自元素周期表的III?V族、IV?IV族和IV族的p型材料；在所述襯底上設置的第二摻雜區域，其含有透明的或半透明的氧化物n型半導體材料；以及耦合到所述第一摻雜區域和所述第二摻雜區域的柵極疊層。
【技術特征摘要】
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【專利技術屬性】
技術研發人員：A·阿列克索夫，
申請(專利權)人：英特爾公司，
類型：發明
國別省市：美國;US
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