包括MOSFET和雙柵極JFET的電子電路制造技術

提供了用于包括信號放大的各種應用的電子電路和方法。一種示例電子電路包括處于共源共柵配置的MOSFET和雙柵極JFET。雙柵極JFET包括布置在溝道上方和下方的頂部柵極和底部柵極。JFET的頂部柵極受依賴于控制MOSFET的柵極的信號的信號控制。JFET的底部柵極的控制可以依賴于或者獨立于頂部柵極的控制。MOSFET和JFET可以被實現為在相同的襯底上具有不同的諸如柵極寬度之類的尺寸的分離的部件。

【技術實現步驟摘要】
【專利說明】包括MOSFET和雙柵極JFET的電子電路相關申請的交叉引用本申請是2013年3月13日提交的美國專利申請N0.13/803, 792的部分繼續申請案，美國專利申請N0.13/803，792是2012年4月10日提交的美國專利申請N0.13/433,611(現為2013年3月19日公告的美國專利N0.8，400，222)的部分繼續申請案，美國專利申請N0.13/433，611是2011年5月13日提交的美國專利申請N0.13/107,411(現為2012年5月15日公告的美國專利N0.8，179，197)的繼續申請案，美國專利申請N0.13/107,411是2010年I月13日提交的美國專利申請N0.12/686,573(現為2011年6月28日公告的美國專利N0.7，969，243)的分案申請，上述所有專利申請名稱均為“Electronic Circuits including a MOSFET and a Dual-Gate JFET”；美國專利申請 N0.12/686，573 要求 2009 年 4 月 22 日提交的名稱為“Electronic Circuits includinga MOSFET and a Dual-Gate JFET and having a High Breakdown Voltage” 的美國臨時專利申請N0.61/171，689的權益；每個上述專利申請在此通過引用并入本文。本申請也要求 2014 年 I 月 3 日提交的名稱為 “Electronic Circuits including a MOSFET and aDual-Gate JFET"的美國臨時專利申請N0.61/923，578的權益，該申請也通過引用并入本文。本申請也與2008年2月13日提交的名稱為“High Breakdown Voltage Double-gateSemiconductor Device”的美國專利申請N0.12/070，019 (現為2011年I月4日公告的美國專利N0.7，863，645)有關，在此也通過引用將其并入本文。
本專利技術總體上涉及半導體器件，并且更具體地涉及配置用于功率應用的半導體器件。
技術介紹
設計用于射頻(RF)功率應用的互補金屬氧化物半導體(CMOS)器件在傳統上已經要求在改善的RF性能與更高的擊穿電壓之間的折衷。例如，可以通過降低柵極幾何尺寸(例如，通過使用短溝道長度)來改善CMOS器件的RF性能。然而，更小的柵極幾何尺寸降低CMOS器件的擊穿電壓。因為降低的擊穿電壓限制在放大器配置中的CMOS器件的輸出處可獲得的電壓擺幅，所以這種CMOS器件在功率應用中用處更小。在一種處理擊穿電壓問題的方法中，CMOS器件可以被設計用于具有更低的電壓擺幅的更大的電流驅動。然而，更大的電流驅動可能需要使得CMOS器件中的晶體管的寬度較大，因此對驅動電路呈現非期望的電容性負載。另一種處理擊穿電壓問題的方法使用橫向擴散金屬氧化物半導體(LDMOS)晶體管。LDMOS晶體管具有在有源區和漏極之間的漂移區。漂移區被輕摻雜并且經歷最大的電壓擺幅。因為漂移區中的摻雜濃度受擊穿電壓要求限制，所以LDMOS器件犧牲更高的擊穿電壓而換來在漏極和源極端子之間流動的漏極電流的更高總電阻(稱為導通狀態電阻)。另一種處理擊穿電壓問題的方法使用具有更厚的和更高電阻率的襯底的器件。這些器件可以提供更高電壓的性能，但是也引入更高的導通狀態損失。這些器件包括降低表面場(RESURF)器件，其中襯底二極管的耗盡區與橫向二極管的耗盡區相互作用以降低表面場。在這些器件中，由于耗盡區的橫向展寬而增加了擊穿電壓。因此，存在相比于傳統的半導體器件提供改善的RF性能和更高功率的高擊穿電壓半導體器件的需要。
技術實現思路
本專利技術提供用作用于放大輸入信號的功率放大器的各種電子電路。示例電路包括MOSFET和JFET，二者都包括源極和漏極，其中JFET的源極直接耦合到MOSFET的漏極。MOSFET也包括柵極，同時JFET也包括頂部柵極和底部柵極二者。在一些實施例中，MOSFET和JFET的柵極具有不同的寬度。在各種實施例中，MOSFET和JFET 二者的源極和漏極，以及JFET的頂部柵極和底部柵極被限定在襯底內，同時MOSFET的柵極被布置在襯底上。在一些示例中，襯底包括具有在絕緣體層之上的硅層的絕緣體上硅晶片，并且在這些實施例中，限定在襯底內的特征被限定在娃層內。在各種實施例中，JFET的頂部柵極被耦合到MOSFET的柵極。在這些實施例中的一些實施例中，JFET的底部柵極也被耦合到MOSFET的柵極，并且在這些實施例中的一些實施例中，JFET的頂部柵極和底部柵極都被耦合到DC偏置源。在示例電路的各種實施例中，JFET的頂部柵極被耦合到JFET的底部柵極，并且兩個柵極都獨立于MOSFET的柵極。在這些實施例中的一些實施例中，JFET的頂部柵極和底部柵極都被耦合到DC偏置源，而在這些實施例中的其他一些實施例中，JFET的頂部柵極和底部柵極都被耦合到地(ground)。在這些實施例中的又另一些實施例中，JFET的頂部柵極被耦合到第一 DC偏置源和/或JFET的底部柵極被耦合到第二 DC偏置源或地。本專利技術也涉及各種器件。示例器件包括耦合到上文所述的功率放大器的收發器。在各種實施例中，收發器被配置以產生具有在約700MHz至約2.5GHz的范圍內的頻率的信號或者產生具有在約150MHz至約6GHz的范圍內的頻率的信號。在一些實施例中，收發器被布置在與MOSFET和JFET相同的襯底上。各種實施例進一步包括耦合到JFET的漏極的輸出匹配電路。進一步地，本專利技術也提供用于信號放大的方法。示例方法包括用第一信號控制MOSFET的柵極、用第二信號控制JFET的頂部柵極、以及用第三信號控制JFET的底部柵極，其中JFET處于與MOSFET的共源共柵(cascode)配置。在各種實施例中，第二信號依賴于第一信號并且在這些實施例中的一些實施例中，第三信號依賴于第二信號。類似地，在各種實施例中，第二信號獨立于第一信號并且在這些實施例中的一些實施例中，第三信號依賴于第二信號。本專利技術進一步提供了制作電子電路的方法。示例方法包括提供具有嵌入晶片內的在絕緣體層之上的硅層的絕緣體上硅晶片，諸如通過離子注入將包括源極和漏極的MOSFET限定在晶片的硅內，將包括源極、漏極、頂部柵極、和底部柵極的JFET限定在晶片的硅內，以及諸如通過光刻在硅上形成MOSFET的柵極。在各種實施例中，該方法進一步包括形成與JFET的源極和MOSFET的漏極都電通信的金屬層，從而JFET的源極直接耦合到MOSFET的漏極。本專利技術的另一示例電路包括基本在襯底中形成的MOS器件。該襯底包括限定在襯底內的第一阱，其中阱的特征在于例如通過平整化襯底所形成的頂部表面。限定在阱內的是底部柵極、限定在底部柵極和頂部表面之間的第一溝道、第一漏極、在第一漏極和源極之間的第二漏極、在第一漏極和第二漏極之間的第一柵極、以及在源極和第二漏極之間的間隙。MOS器件進一步包括布置在第一阱的頂部表面上方并且與間隙對準的電介質層和布置在電介質層上方的第二柵極。在示例MOS器件中，第一柵極本文檔來自技高網...

【技術保護點】
一種MOS器件，包括：襯底，包括限定在所述襯底內的第一阱，所述阱的特征在于頂部表面并且具有限定在所述阱內的：底部柵極，限定在所述底部柵極和所述頂部表面之間的第一溝道，第一源極，第一漏極，在所述第一漏極和所述第一源極之間的第二漏極，在所述第一漏極和所述第二漏極之間的第一柵極，在所述第一源極和所述第二漏極之間的間隙，以及布置在所述第一阱內的第二溝道，所述第一溝道和所述第二溝道包括不同的摻雜；電介質層，布置在所述第一阱的所述頂部表面上方并且與所述間隙對準；以及第二柵極，布置在所述電介質層上方并且與所述間隙對準。

【技術特征摘要】
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【專利技術屬性】
技術研發人員：D·A·瑪斯利亞，A·G·布拉卡爾，
申請(專利權)人：ACCO半導體公司，
類型：發明
國別省市：美國;US