在FPGA中實現(xiàn)ZBT讀寫的時序穩(wěn)定度的系統(tǒng)及方法技術(shù)方案

本發(fā)明專利技術(shù)公開了在FPGA中實現(xiàn)ZBT讀寫的時序穩(wěn)定度的系統(tǒng)及方法，所述系統(tǒng)包括ZBT?SRAM讀寫控制器，ZBT?SRAM讀寫控制器包括：時鐘樹、主控狀態(tài)機、全局復(fù)位模塊、偽隨機數(shù)產(chǎn)生器、時鐘相位調(diào)整模塊、讀寫測試模塊、ZBT讀操作控制器、ZBT寫操作控制器及輸入輸出延時控制器。本發(fā)明專利技術(shù)可以確保ZBT讀寫時序穩(wěn)定，F(xiàn)PGA開發(fā)工程師可以將主要精力放在產(chǎn)品的功能調(diào)試上，而不必再通過費時費力的增量編譯、手工布局布線、區(qū)域反標(biāo)注、甚至盲目調(diào)整輸出時鐘相位的方式等技巧實現(xiàn)。

【技術(shù)實現(xiàn)步驟摘要】
在FPGA中實現(xiàn)ZBT讀寫的時序穩(wěn)定度的系統(tǒng)及方法
本專利技術(shù)屬于集成電路領(lǐng)域，具體涉及一種在FPGA中實現(xiàn)ZBT讀寫的時序穩(wěn)定度的系統(tǒng)及方法。
技術(shù)介紹
FPGA是現(xiàn)場可編程門陣列的英文簡稱，它內(nèi)部包含了大量的可編程資源，主要包括查找表LUT、寄存器、存儲器、硬件乘法器、PLL等。FPGA芯片內(nèi)部的可編程資源可以實現(xiàn)并行工作，因而具有極其強大的處理能力，其運算能力可達(dá)傳統(tǒng)CPU的數(shù)百倍甚至更高。也正因此，在許多信號處理平臺中，F(xiàn)PGA承擔(dān)著運算與調(diào)度核心的功能，其主要開發(fā)手段則依賴于硬件描述語言(以下簡稱HDL)。在許多場合下，由于FPGA片內(nèi)存儲資源有限，必須為其配置大容量外存儲器。這其中，靜態(tài)存儲器SRAM具有功耗低、速度快、無需動態(tài)刷新等優(yōu)點，而ZBTSRAM則是高速SRAM的最典型產(chǎn)品。它消除了傳統(tǒng)SRAM的總線等待周期，在讀/寫狀態(tài)下總線利用率均可以達(dá)到100％。目前，單片ZBTSRAM的典型存儲容量可達(dá)72Mbit，訪問速度最高可達(dá)250MHz。當(dāng)工作頻率較低時，在FPGA中實現(xiàn)ZBT讀寫控制器難度較小，只需要控制數(shù)據(jù)總線比地址總線延遲2個時鐘周期即可，然而。隨著器件工作頻率的不斷提高，尤其是在頻率突破100MHz以后，時鐘周期已縮短至10ns以下，穩(wěn)定的讀寫時間窗口大大減少，傳統(tǒng)的設(shè)計手段已無法保證設(shè)計的穩(wěn)定性。而FPGA設(shè)計中的布局布線延時信息事先根本無法預(yù)估，甚至設(shè)計過程中的代碼微量更改都會引起時序特性的顯著變化進(jìn)而使ZBT讀寫操作失敗，最終導(dǎo)致FPGA開發(fā)工作返工并嚴(yán)重影響產(chǎn)品開發(fā)進(jìn)度。
技術(shù)實現(xiàn)思路
本專利技術(shù)的目的之一是為解決上述難題，提供一種提高ZBT讀寫的時序穩(wěn)定度及工作頻率的在FPGA中實現(xiàn)ZBT讀寫的時序穩(wěn)定度的系統(tǒng)及方法。本專利技術(shù)提供一種在FPGA中實現(xiàn)ZBT讀寫的時序穩(wěn)定度的系統(tǒng)，包括ZBTSRAM讀寫控制器：所述ZBTSRAM讀寫控制器外接ZBTSRAM芯片；所述ZBTSRAM讀寫控制器包括：時鐘樹、主控狀態(tài)機、全局復(fù)位模塊、偽隨機數(shù)產(chǎn)生器、時鐘相位調(diào)整模塊、讀寫測試模塊、ZBT讀操作控制器、ZBT寫操作控制器及輸入輸出延時控制器；所述ZBTSRAM芯片包括第一ZBTSRAM芯片及第二ZBTSRAM芯片；所述輸入輸出延時控制器包括第一輸入輸出延時控制器及第二輸入輸出延時控制器；所述時鐘樹連至所述主控狀態(tài)機、全局復(fù)位模塊、偽隨機數(shù)產(chǎn)生器、時鐘相位調(diào)整模塊、ZBT讀操作控制器及ZBT寫操作控制器；所述主控狀態(tài)機連接所述第一輸入輸出延時控制器、第二輸入輸出延時控制器、偽隨機數(shù)產(chǎn)生器、讀寫測試模塊及ZBT讀操作控制器；所述偽隨機數(shù)產(chǎn)生器與所述ZBT寫操作控制器連接；所述讀寫測試模塊連接所述ZBT讀操作控制器及ZBT寫操作控制器；所述第一輸入輸出延時控制器用于外接第一ZBTSRAM芯片，第二輸入輸出延時控制器用于外接第二ZBTSRAM芯片。進(jìn)一步的：所述時鐘樹包括第一時鐘管理器、第二時鐘管理器及第三時鐘管理器；所述第一時鐘管理器、第二時鐘管理器及第三時鐘管理器內(nèi)部均包括一個鎖相環(huán)電路PLL；外部輸入時鐘經(jīng)過緩沖單元后進(jìn)入第一時鐘管理器，并輸出4路工作時鐘，包括第一輸出時鐘、第二輸出時鐘、第三輸出時鐘及第四輸出時鐘；所述第二時鐘管理器和第三時鐘管理器的輸出相位均可以通過控制端口使其輸出時鐘相對輸入時鐘的相位超前或滯后；所述第一輸出時鐘經(jīng)緩沖后直接輸出供FPGA內(nèi)部邏輯使用，所述第四輸出時鐘用于實現(xiàn)PLL時鐘反饋，所述第二輸出時鐘及第三輸出時鐘經(jīng)過緩沖后分別進(jìn)入獨立的所述第二時鐘管理器及第三時鐘管理器；然后再次經(jīng)過緩沖后輸出至FPGA引腳，并經(jīng)過PCB走線分別送至所述第一ZBTSRAM芯片及第二ZBTSRAM芯片的CLK端。進(jìn)一步的，所述時鐘相位調(diào)整模塊用于調(diào)整第二時鐘管理器及第三時鐘管理器的輸出時鐘相位，對外接口信號分別是工作時鐘PSCLK、時鐘相位調(diào)整功能使能信號PSEN、用于代表是減少還是增加相位步進(jìn)的PSINCDEC及相位步進(jìn)調(diào)整完成指示信號PSDONE。進(jìn)一步的，所述全局復(fù)位模塊設(shè)有相互級聯(lián)的第一寄存器、第二寄存器及第三寄存器；所述全局復(fù)位模塊用于實現(xiàn)復(fù)位信號的同步化，然后經(jīng)過全局走線資源成為所有寄存器的復(fù)位信號。進(jìn)一步的，所述偽隨機數(shù)產(chǎn)生器用于產(chǎn)生ZBT讀寫測試數(shù)據(jù)，所述偽隨機數(shù)產(chǎn)生器包括基于M序列的偽隨機數(shù)發(fā)生器。進(jìn)一步的，所述讀寫測試模塊用于進(jìn)行讀寫錯誤統(tǒng)計，并將測試結(jié)果記錄至6位寬的2進(jìn)制向量err_array的最低位，同時err_array左移一位，然后由所述主控狀態(tài)機控制所述時鐘相位調(diào)整模塊進(jìn)行調(diào)整并置ZBT工作時鐘至最佳相位；所述讀寫測試模塊的對外輸入接口可用于接收：所述時鐘樹的工作時鐘、所述全局復(fù)位模塊的復(fù)位信號和所述主控狀態(tài)機的使能模塊；所述讀寫測試模塊可向所述ZBT寫操作控制器輸出21比特寬度的偽隨機數(shù)的信號。進(jìn)一步的，所述ZBT讀操作控制器用于將外部模塊輸入的讀使能及讀地址進(jìn)行多級寄存，同時將所述ZBTSRAM芯片輸出的數(shù)據(jù)寄存至FPGA工作時鐘域并向外部模塊輸出；所述ZBT寫操作控制器用于將外部模塊輸入的寫地址、寫使能及寫數(shù)據(jù)經(jīng)所述第一寄存器寄存一級后再輸出至所述ZBTSRAM芯片。進(jìn)一步的，所述輸入輸出延時控制器的工作時鐘為200MHz，最大延時量為32個單位步進(jìn)，延時量大于4ns。進(jìn)一步的，所述主控狀態(tài)機用于對各個子模塊的使能信號，同時接收各子模塊的狀態(tài)指示信號，并依此決定狀態(tài)機的跳轉(zhuǎn)。本專利技術(shù)還提供一種在FPGA中實現(xiàn)ZBT讀寫的時序穩(wěn)定度的方法，包括如下步驟：S1、系統(tǒng)上電后，產(chǎn)生全局復(fù)位信號，復(fù)位所有寄存器和狀態(tài)機；S2、禁用第一ZBTSRAM芯片及第二ZBTSRAM芯片輸出使能，置第一ZBTSRAM芯片及第二ZBTSRAM芯片寫使能有效，初始化所述偽隨機數(shù)產(chǎn)生器的隨機種子，并將偽隨機數(shù)產(chǎn)生器輸出數(shù)據(jù)連續(xù)寫入第一ZBTSRAM芯片及第二ZBTSRAM芯片中的每一個地址；S3、禁用第一ZBTSRAM芯片及第二ZBTSRAM芯片寫使能，并置第一ZBTSRAM芯片及第二ZBTSRAM芯片輸出使能有效，開始回讀ZBT數(shù)據(jù)，同時再次初始化偽隨機數(shù)種子，將每一個地址回讀得到的ZBT數(shù)據(jù)與偽隨機數(shù)產(chǎn)生器輸出數(shù)據(jù)比較；S4、如果所述步驟S3中二者比較數(shù)據(jù)不完全相同，證明讀寫ZBTSRAM中發(fā)生了時序違反情況進(jìn)而導(dǎo)致讀寫錯誤，由時鐘相位調(diào)整模塊對ZBT工作時鐘進(jìn)行相位調(diào)整，每次相位調(diào)整步進(jìn)約10～20度；S5、如果所屬步驟S3中二者比較數(shù)據(jù)完全相同，證明上一輪ZBT讀寫時序正常，繼續(xù)進(jìn)行相位調(diào)整，并繼續(xù)測試讀寫是否有誤，在連續(xù)6次以上調(diào)整ZBT工作時鐘相位均讀寫無誤時，證實已經(jīng)找出覆蓋整個合法時序裕量窗口的位置，再將輸出時鐘相位反相調(diào)整3次，以獲得最大的時序裕量；S6、在時鐘相位調(diào)整完畢后，即可開始正常的ZBT讀寫操作。本專利技術(shù)的有益效果在于，本專利技術(shù)提供的在FPGA中實現(xiàn)ZBT讀寫的時序穩(wěn)定度的系統(tǒng)及方法利用M序列發(fā)生器構(gòu)建偽隨機數(shù)發(fā)生器，并以此為測試數(shù)據(jù)源，為控制器增加了隨機讀寫測試功能；使能了FPGA內(nèi)部時鐘管理模塊的動態(tài)相位高速功能，通過遍歷所有相位的方式，找出最佳的數(shù)據(jù)采樣時刻，進(jìn)而保證了ZBT讀寫時序的穩(wěn)定性，而且不再受代碼調(diào)試、修改、以及高低本文檔來自技高網(wǎng)...

【技術(shù)保護(hù)點】
在FPGA中實現(xiàn)ZBT讀寫的時序穩(wěn)定度的系統(tǒng)，包括ZBT?SRAM讀寫控制器，其特征在于：所述ZBT?SRAM讀寫控制器外接ZBT?SRAM芯片；所述ZBT?SRAM讀寫控制器包括：時鐘樹、主控狀態(tài)機、全局復(fù)位模塊、偽隨機數(shù)產(chǎn)生器、時鐘相位調(diào)整模塊、讀寫測試模塊、ZBT讀操作控制器、ZBT寫操作控制器及輸入輸出延時控制器；所述ZBT?SRAM芯片包括第一ZBT?SRAM芯片及第二ZBT?SRAM芯片；所述輸入輸出延時控制器包括第一輸入輸出延時控制器及第二輸入輸出延時控制器；所述時鐘樹連至所述主控狀態(tài)機、全局復(fù)位模塊、偽隨機數(shù)產(chǎn)生器、時鐘相位調(diào)整模塊、ZBT讀操作控制器及ZBT寫操作控制器；所述主控狀態(tài)機連接所述第一輸入輸出延時控制器、第二輸入輸出延時控制器、偽隨機數(shù)產(chǎn)生器、讀寫測試模塊及ZBT讀操作控制器；所述偽隨機數(shù)產(chǎn)生器與所述ZBT寫操作控制器連接；所述讀寫測試模塊連接所述ZBT讀操作控制器及ZBT寫操作控制器；所述第一輸入輸出延時控制器用于外接所述第一ZBT?SRAM芯片，所述第二輸入輸出延時控制器用于外接所述第二ZBT?SRAM芯片。

【技術(shù)特征摘要】
1.在FPGA中實現(xiàn)ZBT讀寫的時序穩(wěn)定度的系統(tǒng)，包括ZBTSRAM讀寫控制器，其特征在于：所述ZBTSRAM讀寫控制器外接ZBTSRAM芯片；所述ZBTSRAM讀寫控制器包括：時鐘樹、主控狀態(tài)機、全局復(fù)位模塊、偽隨機數(shù)產(chǎn)生器、時鐘相位調(diào)整模塊、讀寫測試模塊、ZBT讀操作控制器、ZBT寫操作控制器及輸入輸出延時控制器;所述ZBTSRAM芯片包括第一ZBTSRAM芯片及第二ZBTSRAM芯片；所述輸入輸出延時控制器包括第一輸入輸出延時控制器及第二輸入輸出延時控制器；所述時鐘樹連至所述主控狀態(tài)機、全局復(fù)位模塊、偽隨機數(shù)產(chǎn)生器、時鐘相位調(diào)整模塊、ZBT讀操作控制器及ZBT寫操作控制器；所述主控狀態(tài)機連接所述第一輸入輸出延時控制器、第二輸入輸出延時控制器、偽隨機數(shù)產(chǎn)生器、讀寫測試模塊及ZBT讀操作控制器;所述偽隨機數(shù)產(chǎn)生器與所述ZBT寫操作控制器連接；所述讀寫測試模塊連接所述ZBT讀操作控制器及ZBT寫操作控制器;所述第一輸入輸出延時控制器用于外接所述第一ZBTSRAM芯片，所述第二輸入輸出延時控制器用于外接所述第二ZBTSRAM芯片。2.如權(quán)利要求1所述的在FPGA中實現(xiàn)ZBT讀寫的時序穩(wěn)定度的系統(tǒng)，其特征在于:所述時鐘樹包括第一時鐘管理器、第二時鐘管理器及第三時鐘管理器；所述第一時鐘管理器、第二時鐘管理器及第三時鐘管理器內(nèi)部均包括一個鎖相環(huán)電路PLL；外部輸入時鐘經(jīng)過緩沖單元后進(jìn)入第一時鐘管理器，并輸出4路工作時鐘，包括第一輸出時鐘、第二輸出時鐘、第三輸出時鐘及第四輸出時鐘；所述第二時鐘管理器和第三時鐘管理器的輸出相位均通過控制端口使其輸出時鐘相對輸入時鐘的相位超前或滯后；所述第一輸出時鐘經(jīng)緩沖后直接輸出供FPGA內(nèi)部邏輯使用，所述第四輸出時鐘用于實現(xiàn)PLL時鐘反饋，所述第二輸出時鐘及第三輸出時鐘經(jīng)過緩沖后分別進(jìn)入獨立的所述第二時鐘管理器及第三時鐘管理器;然后再次經(jīng)過緩沖后輸出至FPGA引腳，并經(jīng)過PCB走線分別送至所述第一ZBTSRAM芯片及第二ZBTSRAM芯片的CLK端。3.如權(quán)利要求2所述的在FPGA中實現(xiàn)ZBT讀寫的時序穩(wěn)定度的系統(tǒng)，其特征在于，所述時鐘相位調(diào)整模塊用于調(diào)整所述第二時鐘管理器及第三時鐘管理器的輸出時鐘相位，對外接口信號分別是工作時鐘PSCLK、時鐘相位調(diào)整功能使能信號PSEN、用于代表是減少還是增加相位步進(jìn)的PSINCDEC及相位步進(jìn)調(diào)整完成指示信號PSDONE。4.如權(quán)利要求1所述的在FPGA中實現(xiàn)ZBT讀寫的時序穩(wěn)定度的系統(tǒng)，其特征在于，所述全局復(fù)位模塊設(shè)有相互級聯(lián)的第一寄存器、第二寄存器及第三寄存器;所述全局復(fù)位模塊用于實現(xiàn)復(fù)位信號的同步化，然后經(jīng)過全局走線資源成為所有寄存器的復(fù)位信號。5.如權(quán)利要求1所述的在FPGA中實現(xiàn)ZBT讀寫的時序穩(wěn)定度的系統(tǒng)，其特征在于，所述偽隨機數(shù)產(chǎn)生器用于產(chǎn)生ZBT讀寫測試數(shù)據(jù)，所述偽隨機數(shù)產(chǎn)生器包...

【專利技術(shù)屬性】
技術(shù)研發(fā)人員：王鵬，涂友超，陳新武，張曉麗，孫秋菊，鐘莉娟，黃文霞，
申請(專利權(quán))人：信陽師范學(xué)院，王鵬，
類型：發(fā)明
國別省市：河南;41