本發明專利技術提供一種非晶硅薄膜及一種半導體器件的制造方法，所述非晶硅薄膜的制造方法采用兩步成膜工藝，第一步成膜階段使用原子層沉積方式沉積晶粒較小和均勻性良好的第一非晶硅層，第二步成膜階段在第一非晶硅層上沉積摻雜碳原子或氮原子的第二非晶硅層，在第二非晶硅層的晶格中摻雜碳原子或氮原子，可避免硅原子在第一非晶硅層的硅晶粒上連續沉積，進而得到晶粒尺寸較小的非晶硅薄膜。同時，所述半導體器件的制造方法，采用非晶硅薄膜的制造方法獲得較小晶粒尺寸的非晶硅，以滿足器件性能要求，尤其是較小晶粒尺寸的非晶硅用作虛擬非晶硅柵極后，可以在其去除后形成側壁較為平整的溝槽，以改善后續金屬柵的沉積形貌，進而改善漏電性能。
【技術實現步驟摘要】
本專利技術涉及半導體制造領域，尤其涉及。
技術介紹
隨著超大規模集成電路(VLSI)和特大規模集成電路(ULSI)的飛速發展，MOS器件的尺寸不斷地減小。為增加器件的反應速度、提高驅動電流與存儲電容的容量，器件中柵介質層的厚度不斷地降低。然而，隨之而來的擊穿和漏電兩個問題成為了阻礙集成電路進一步發展的重要因素。當技術節點到45納米以下，傳統的多晶硅(Poly)/柵介質層(例如S1N)的柵極(Gate)堆疊結構導致MOS器件漏電過大而無法工作，已經不能滿足器件的性能要求。隨著技術的發展，晶體管的“高K柵介質層+金屬柵極”堆疊所構成的高K金屬柵(High K Metal Gate)能夠解決上述問題，從而改善器件的性能。所述的金屬柵常用后柵工藝(Gate-Last)形成，所述后柵工藝的基本流程是:首先在器件中形成High-K(高介電常數)/3;[02柵介質層，然后在把811-1(/3;[02柵介質層上覆蓋一層虛擬非晶娃柵極(Dummy PolyGate)，接著沉積層間介質層(ILD)，使用化學機械拋光工藝(CMP)對層間介質層進行平坦化至露出虛擬非晶硅柵極；去除虛擬非晶硅柵極，形成溝槽，然后在所述溝槽內部形成高K柵介質層，再沉積金屬層填充所述溝槽形成金屬柵。后棚工藝中，虛擬非晶娃棚極的晶粒尺寸(Grain Size)具有關鍵的作用，直接影響用于沉積高K金屬柵的溝槽的側壁的平整度，而良好的溝槽側壁的平整度能夠提高器件的漏電等性能。其中，虛擬非晶硅柵極晶粒尺寸越小，越容易形成具有良好平整度的溝槽表面。虛擬非晶硅柵極一般通過低壓化學氣相沉積(LPCVD)設備，使用硅烷(SiH4)作為工藝氣體并在溫度530°C?550°C、壓力0.1Torr?0.5Torr的條件下成膜而形成，該工藝條件下的膜為非晶硅(Amorphous Poly)，晶粒尺寸較大，器件的漏電等性能較差。因此，需要一種新的非晶硅薄膜的形成方法，能夠獲得較小的晶粒尺寸的非晶硅，以用于虛擬非晶硅柵極，最終提高具有高K金屬柵的半導體器件的性能。
技術實現思路
本專利技術的一目的在于提供一種非晶硅薄膜的制造方法，能夠獲得較小的晶粒尺寸的非晶硅。本專利技術的另一目的在于提供一種半導體器件的制造方法，獲得較小的晶粒尺寸的非晶硅，以用于虛擬非晶硅柵極，進而形成高K金屬柵，提高器件性能。為解決上述問題，本專利技術提出一種非晶硅薄膜的制造方法，包括:提供一半導體襯底，采用原子層沉積工藝(ALD)形成第一非晶硅層；然后在所述第一非晶硅層上繼續沉積摻雜碳原子或氮原子的第二非晶硅層，以獲得非晶硅薄膜。進一步的，所述原子層沉積工藝的工藝溫度為530°C?550°C，工藝氣體包括硅烷SiH4、乙硅烷Si2H6或二氯二氫硅DCS，循環次數(Cycle Times)為10?30。進一步的，所述原子層沉積工藝的工藝氣體還包括氮氣。進一步的，采用乙烯C2H4或甲基硅烷CH3SiH3氣體形成摻雜碳原子的第二非晶硅層O進一步的，采用氨氣NH3或重氨ND 3形成摻雜氮原子的第二非晶硅層。進一步的，所述半導體襯底包括具有隔離結構、P阱和N阱結構的基底，以及依次形成在所述基底上的墊氧化層和高K介質層。本專利技術還提出一種半導體器件的制造方法，包括:在一半導體襯底上依次形成墊氧化層和高K介質層；采用上述非晶硅薄膜的制造方法在所述高K介質層上形成非晶硅薄膜層；依次刻蝕所述非晶硅薄膜層、高K介質層和墊氧化層，以形成非晶硅柵極結構；在所述非晶硅柵極結構側壁形成側墻。進一步的，所述半導體器件的制造方法，還包括:以所述側墻和非晶硅柵極結構為掩膜，對所述非晶硅柵極結構兩側的半導體襯底進行源/漏區離子注入，形成源/漏區；采用金屬硅化物工藝在所述源/漏區形成源/漏區金屬硅化物。進一步的，所述源/漏區金屬硅化物的金屬為鎳基金屬，所述鎳基金屬包括N1、N1-Co、N1-Pt、N1-Pt-Co，所述鎳基金屬硅化物為 NiS1、NiPtS1、NiCoSi 或 NiPtCoSi。進一步的，所述半導體襯底包括一預形成金屬柵極的器件區，所述非晶硅柵極結構為虛擬柵極結構，所述半導體器件的制造方法還包括:在所述半導體襯底表面形成暴露出所述非晶硅柵極結構頂部的層間介質層；所述非晶硅柵極結構為虛擬柵極結構，去除非晶硅柵極結構的非晶硅薄膜層以形成溝槽；依次在所述溝槽中沉積功函數金屬層、金屬阻擋層和金屬層，以形成金屬柵極結構。進一步的，所述半導體襯底包括第一器件區和第二器件區，所述非晶硅柵極結構為虛擬柵極結構，所述制造方法還包括:在所述半導體襯底表面形成暴露出所述非晶硅柵極結構頂部的層間介質層；在形成所述層間介質層的器件表面上形成僅暴露出第一器件區的非晶硅柵極結構的第一掩膜層；以所述第一掩膜層為掩膜，去除第一器件區的非晶硅柵極結構的非晶硅薄膜層以形成第一溝槽；依次在所述第一溝槽中沉積功函數金屬層、金屬阻擋層和金屬層，以形成第一器件區的金屬柵極結構；去除所述第一掩膜層，并在去除所述第一掩膜層的器件表面上形成僅暴露出第二器件區的非晶硅柵極結構的第二掩膜層；以所述第二掩膜層為掩膜，去除第二器件區的非晶硅柵極結構的非晶硅薄膜層以形成第二溝槽；依次在所述第二溝槽中沉積功函數金屬層、金屬阻擋層和金屬層，以形成第二器件區的金屬柵極結構。與現有技術相比，本專利技術提供的非晶硅薄膜的制造方法，采用兩步成膜工藝，第一步成膜階段使用原子層沉積方式(ALD)沉積晶粒較小和均勻性良好的第一非晶硅層，第二步成膜階段在第一非晶硅層上沉積摻雜碳原子或氮原子的第二非晶硅層，由于在第二非晶硅層的晶格中摻雜碳原子或氮原子，因此避免了硅原子在第一非晶硅層的硅晶粒上連續沉積，進而最終得到了晶粒尺寸較小的非晶硅薄膜。本專利技術提供的半導體器件的制造方法，采用非晶硅薄膜的制造方法獲得具有較小晶粒尺寸的非晶硅，以滿足器件性能要求，尤其是改善了高K/金屬柵半導體器件的漏電性能，因為較小晶粒尺寸的非晶硅用作虛擬非晶硅柵極后，可以在其去除后形成側壁較為平整的溝槽，以改善后續金屬柵的沉積形貌，避免填充缺陷導致器件漏電的問題。【附圖說明】圖1A至圖1B是本專利技術非晶硅薄膜制造方法中的器件結構剖面示意圖；圖2是本專利技術具體實施例的半導體器件的制造方法流程圖；圖3A至3F是圖2所示的制造方法中的器件結構剖面示意圖。【具體實施方式】為使本專利技術的目的、特征更明顯易懂，下面結合附圖對本專利技術的【具體實施方式】作進一步的說明，然而，本專利技術可以用不同的形式實現，不應只當前第1頁1 2 3 本文檔來自技高網...
【技術保護點】
一種非晶硅薄膜的制造方法，其特征在于，包括：提供一半導體襯底，采用原子層沉積工藝形成第一非晶硅層；然后在所述第一非晶硅層上繼續沉積摻雜碳原子或氮原子的第二非晶硅層，以獲得非晶硅薄膜。
【技術特征摘要】
【專利技術屬性】
技術研發人員：肖天金，溫振平，康俊龍，
申請(專利權)人：上海華力微電子有限公司，
類型：發明
國別省市：上海;31
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