用于IO接口的高速低功耗自調節前饋電容補償LVDS驅動電路制造技術

本發明專利技術屬于集成電路技術領域，具體為一種用于IO接口的高速低功耗自調節前饋電容補償LVDS驅動電路。該驅動電路由移位寄存器、時鐘控制電路、前饋電容網絡、共模反饋和LVDS驅動電路構成；移位寄存器采用D型上升沿觸發器和2:1選擇器實現；時鐘控制電路采用比較器、與門、或門、或非門和異或門實現；前饋電容網絡采用電容和開關實現；共模反饋采用晶體管M1-M8、電阻RF和密勒補償電容CC實現；LVDS驅動電路采用晶體管M9-M14實現。本發明專利技術的LVDS驅動電路采用了自調節前饋電容補償結構，降低了預驅動電路的驅動能力要求，從而有效降低功耗；可以驅動不同負載并實現輸出信號擺幅的自調節。

【技術實現步驟摘要】

本專利技術屬于集成電路
，具體涉及一種用于1接口的高速低功耗自調節前饋電容補償LVDS驅動電路。
技術介紹
隨著集成電路CMOS工藝尺寸不斷減小，系統處理器的速度越來越快，對高速1接口需求日益增加。驅動電路是高速1接口重要組成部分，可以由很多種結構實現，比如發射極耦合邏輯(ECL)、電流模式邏輯(CML)以及低電壓差分信號(LVDS)等結構。相比ECL和CML結構，LVDS是一種低功耗的應用于點對點通信的高速數據傳輸技術。LVDS輸出信號為差分信號，提高了抵抗噪聲和信號電磁干擾(EMI)的能力；LVDS輸出信號為低電壓擺幅，有助于低功耗的實現。多通道系統通常集成了許多芯片，所以高速1接口的優勢更加明顯，可以極大減小封裝管腳數量，節約封裝成本。用于1接口的驅動電路由預驅動電路(Pre_driver)和輸出驅動電路(0ut_driver)構成(見圖1)，接收電路(Receiver)的差分接收端接100歐姆電阻(阻抗匹配)。下文如果沒有特別說明，驅動電路指的是輸出驅動電路。圖2為傳統LVDS驅動電路，由晶體管M1-M6和共模反饋電路(CMFB)構成。Vbs為偏置電壓，提供驅動電路尾電流I BS;V P和V N為滿幅差分輸入信號；TXP和TX LVDS差分輸出信號；RF為反饋電阻；輸出共模電壓通過CMFB達到穩定。在LVDS驅動電路負載不變情況下(比如3pF)，隨著傳輸數據速率的提高，數據單位時間間隔Tui減小，從而數據上升或下降時間與數據單位時間間隔比值T大。為保持比值UTui不變，傳統LVDS驅動電路需要增大尾電流IBS，所以輸出驅動電路的功耗增加了 ；晶體管M2-M5尺寸也相應變大，導致輸出驅動電路的輸入寄生電容Cm變大，從而需要提高預驅動電路的驅動能力，所以預驅動電路的功耗也增加了。
技術實現思路
本專利技術的目的在于提供一種用于1接口的高速低功耗自調節前饋電容補償LVDS驅動電路。本專利技術提供的用于1接口的高速低功耗自調節前饋電容補償LVDS驅動電路，采用自調節前饋電容補償結構，將滿幅差分輸入信號轉換成LVDS差分輸出信號。其由移位寄存器、時鐘控制電路、前饋電容網絡、共模反饋和LVDS驅動電路構成；其中，移位寄存器采用6個D型上升沿觸發器和6個2:1選擇器實現；時鐘控制電路采用三個比較器以及與門、或門、或非門和異或門實現；前饋電容網絡采用電容和開關實現；共模反饋采用晶體管M1-M8、電阻&和密勒補償電容C。實現；LVDS驅動電路采用晶體管M9-M14實現。參見圖7所示。時鐘CK和輸出信號TXp經過時鐘控制電路得到時鐘輸出CK。和CK s，該時鐘經過移位寄存器得到輸出編碼ScrS5，該編碼經過前饋電容網絡控制前饋電容的數目，從而實現LVDS驅動電路的輸出信號擺幅的自調節，共模反饋為LVDS驅動電路提供穩定的輸出共模電壓。本專利技術中，設時鐘CKjP CK s為時鐘控制電路的輸出。時鐘CK c處于上升沿且時鐘%為低電平時，輸出編碼S 05中連續為“ I ”的末位“ I ”變成“O” ;時鐘CK c處于上升沿且時鐘CKs為高電平時，輸出編碼S CrS5*連續為“O”的首位“O”變成“I”;從而控制前饋電容值大小實現輸出信號擺幅的自調節。移位寄存器的電路連接關系如下:第一 ~第六2:1選擇器1~6的輸出端O分別接在第一 ~第六D型觸發器7~12的輸入端d，第一 ~第五D型觸發器7~11的輸出端q分別接在第二 ~第六2:1選擇器2~6的輸入端b ;第二、第四、第六D型觸發器8、10、12的輸出端q分別接在第一、第三、第五2:1選擇器1、3、5的輸入端a ;第一 2:1選擇器I的輸入端b接在VDD上，第六2:1選擇器6的輸入端a接在VSS上；第一 ~第六2:1選擇器1~6的輸入端c接在時鐘CKsI，第一 ~第六D型觸發器7~12的輸入端ck接在時鐘0(。上。本專利技術中，設電壓VKEFA、Veefb, V.為外部參考電壓，時鐘CK為比較器的時鐘且頻率為數據TXp速率的1/4。驅動電路的輸出TX P經過三個比較器分別同參考電壓V kefa、Vkefb、Vkefc比較，并結合與門、或門、或非門和異或門得到輸出時鐘CKjP CKS?時鐘控制電路的連接關系如下:電壓VKEFA、VKEFB、Vkefc分別接在第一?第三比較器13~15的輸入端a，時鐘CK接在第一?第三比較器13~15的輸入端b，信號TXp接在第一?第三比較器13~15的輸入端c ；第一比較器13的輸出端ο接在與門16的輸入端a和或非門18的輸入端b，第二比較器14的輸出端ο接在與門16的輸入端b、或非門18的輸入端a和或門19的輸入端b，第三比較器15的輸出端ο接在或門19的輸入端a ;與門16的輸出端ο接在異或門20的輸入端a，或非門18的輸出端ο接在異或門20的輸入端b ;異或門20的輸出端ο接在與門17的輸入端a，或門19的輸出端ο接在與門17的輸入端C，時鐘CKd接在與門17的輸入端b。本專利技術中，前饋電容網絡包括基礎前饋電容Csb，單位前饋電容Cs，6個移位寄存器控制的開關ScrSp滿幅輸入信號Vp和別經過前饋電容饋通至LVDS輸出信號TX P和TXn，在不增加驅動電路的尾電流Ibs情況下減小數據上升或下降時間I\ise。具體的電路連接關系如下:基礎前饋電容Csb連接在輸入V P和輸出TX P之間、輸入Vn和輸出TXn之間；單位前饋電容Cs和6個開關S crS5串聯并連接在輸入V P和輸出TX P之間、輸入V N和輸出TX ,之間。本專利技術中，共模反饋為常規電路，采用8個晶體管M1-M8、電阻％和密勒補償電容C。實現；LVDS驅動電路為常規電路，采用6個晶體管M9-M14實現。與傳統驅動電路結構相比，本專利技術設計的自調節前饋電容補償LVDS驅動電路優點在于:為保持比值UTui不變，不需要增大驅動電路尾電流IBS，從而降低了預驅動電路的驅動能力要求，節省了整體驅動電路功耗；驅動不同負載并實現輸出信號擺幅的自調節。【附圖說明】圖1為用于1接口的驅動電路結構圖。圖2為傳統LVDS驅動電路結構圖。圖3為比較器結構圖。圖4為本專利技術設計的時鐘控制電路的輸出時鐘真值表。圖5為本專利技術設計的移位寄存器的輸出編碼真值表。圖6為本專利技術設計的自調節前饋電容補償LVDS驅動電路的時序圖。圖7為本專利技術設計的自調節前饋電容補償LVDS驅動電路結構圖。圖中標號:1~6為2:1選擇當前第1頁1 2 本文檔來自技高網...

【技術保護點】
一種用于IO接口的高速低功耗自調節前饋電容補償LVDS驅動電路，其特征在于：采用自調節前饋電容補償結構，將滿幅差分輸入信號轉換成LVDS差分輸出信號；其由移位寄存器、時鐘控制電路、前饋電容網絡、共模反饋和LVDS驅動電路構成；其中，移位寄存器采用6個D型上升沿觸發器和6個2:1選擇器實現；時鐘控制電路采用三個比較器以及與門、或門、或非門和異或門實現；前饋電容網絡采用電容和開關實現；時鐘CK和輸出信號TXP經過時鐘控制電路得到時鐘CKC和CKS，該時鐘經過移位寄存器得到輸出編碼S0~S5，該編碼經過前饋電容網絡控制前饋電容的數目，從而實現LVDS驅動電路的輸出信號擺幅的自調節，共模反饋為LVDS驅動電路提供穩定的輸出共模電壓。

【技術特征摘要】

【專利技術屬性】
技術研發人員：任俊彥，蘇源，葉凡，李寧，
申請(專利權)人：復旦大學，
類型：發明
國別省市：上海;31