采用低壓器件的大擺幅驅動器制造技術

本實用新型專利技術提供一種采用低壓器件的大擺幅驅動器，其包括：電平提升電路，其包括PMOS晶體管pm1、pm2、pm3、pm4，NMOS晶體管nm1、nm2、nm3和nm5，晶體管pm3和nm1的連接節點為節點out1；復制反相電路，其包括PMOS晶體管pm5、pm6，NMOS晶體管nm8和nm7，晶體管pm6和nm8的連接節點為節點out2；第一輸出驅動單元，其包括PMOS晶體管pm12、pm7、pm9、電阻res1、NMOS晶體管nm9、nm12、nm14和電阻res3，晶體管pm12和nm9的連接節點與所述節點out1相連；第二輸出驅動單元，其包括PMOS晶體管pm11、pm8、pm10、電阻res0、NMOS晶體管nm10、nm11、nm13和電阻res2，其中晶體管pm11和nm10的連接節點與所述節點out2相連，電阻res0、res2、res1和res3的共同連接節點形成輸出端Dout。這樣，本實用新型專利技術可以利用低壓器件實現大擺幅的輸出。

【技術實現步驟摘要】
【專利說明】
本技術涉及接口設計
，特別涉及一種采用低壓器件的大擺幅驅動器?！?br>技術介紹
】隨著半導體工藝的發展和晶體管尺寸的不斷縮小，所要求的電源電壓越來越低。1/0(輸入/輸出)接口的電壓從5v、3.3v降低到現在的1.8V。因為晶體管溝道尺寸越來越小以及柵極絕緣層越來越薄，器件所能容忍的最高電壓也變得越來越低。但是傳統的接口電學標準都是以3.3v和5v等電源電壓指定的，為了兼容傳統接口的電子設備，采用低壓器件實現高電源電壓的接口電路已經成為了一種挑戰。以USB(Universal Serial Bus，通用串行總線)標準為例，由于USB1.1的電學特性是規定在低速和高速模式下，驅動器的輸出必須要滿足O到3.0v的輸出擺幅。而在最先進半導體制造工藝中，比如SMIC(中芯國際集成電路制造有限公司)28nm工藝，3.3v的晶體管與1.8v的晶體管是不能同時存在的，也就是說為了滿足某些傳統接口的電學標準，必須將所有的1.8v的接口電路全都改成3.3v晶體管實現。大規模采用3.3v晶體管作為接口電路，不僅增加了芯片的面積和功耗，而且與半導體技術的更新進步的潮流是違背的。圖1a 為 PMOS(P-channel Metal Oxide Semiconductor)晶體管的不意圖，圖1b為 NMOS(N-channel Metal Oxide Semiconductor)晶體管的不意圖。所述 1.8v 的晶體管的定義是源、柵、漏(S、G、D)任何相互兩端的電壓差不能超過1.8v，3.3v的晶體管的定義是源、柵、漏任何相互兩端的電壓差不能超過3.3v。因此，有必要提供一種改進的技術方案來解決上述問題?！?br>技術實現思路
】本技術的目的在于提供一種采用低壓器件的大擺幅驅動器，其可以利用低壓器件實現大擺幅的輸出。為了解決上述問題，本技術提供一種采用低壓器件的大擺幅驅動器，其包括:電平提升電路，其包括PMOS晶體管pml、pm2、pm3、pm4，NMOS晶體管nml、nm2、nm3和nm5，其中PMOS晶體管pml、pm3，NMOS晶體管nml和nm3依次串聯于第一電源電壓和接地端之間，PMOS晶體管pm2、pm4，NM0S晶體管nm2和nm5依次串聯于第一電源電壓和接地端之間，晶體管pml的柵極與晶體管Pm2的漏極相連，晶體管pm2的柵極與晶體管pml的漏極相連，晶體管pm3的柵極與晶體管pm4的柵極相連后與偏置電壓相連，晶體管nml的柵極與晶體管nm2的柵極相連后與偏置電壓相連，晶體管pm3和晶體管nml的連接節點為節點outl ;復制反相電路，其包括PMOS晶體管pm5、pm6，匪OS晶體管nm8和nm7，其中PMOS晶體管pm5、pm6,NM0S晶體管nm8和nm7依次串聯于第一電源電壓和接地端之間，晶體管pm5的柵極與晶體管pm2的漏極相連，晶體管pm6的柵極與晶體管pm4的柵極相連，晶體管nm8的柵極與晶體管nm2的柵極相連，晶體管nm7的柵極與晶體管nm5的漏極相連，晶體管pm6和晶體管nm8的連接節點為節點out2 ;第一輸出驅動單元，其包括PMOS晶體管pml2、pm7、pm9、電阻res 1、NMOS晶體管nm9、nml2、nml4和電阻res3，其中PMOS晶體管pm7、pm9、電阻res 1、電阻res3、NM0S晶體管nml2、nml4依次串聯在第一電源電壓和接地端之間，PMOS晶體管pml2和NMOS晶體管nm9串聯在晶體管pm7的柵極和晶體管nml4的柵極之間，PMOS晶體管pml2和NMOS晶體管nm9的連接節點與所述節點outl相連；第二輸出驅動單元，其包括PMOS晶體管pml K pm8、pmlO、電阻 resO、NMOS 晶體管 nmlO、nml K nml 3 和電阻 res2，其中 PMOS 晶體管pm8、pmlO、電阻resO、電阻res2、NMOS晶體管nmll、nml3依次串聯在第一電源電壓和接地端之間，PMOS晶體管pmll和NMOS晶體管nmlO串聯在晶體管pm8的柵極和晶體管nml3的柵極之間，晶體管pml2、pmll、pmlO、pm9的柵極互聯并與偏置電壓相連，PMOS晶體管pmll和NMOS晶體管nmlO的連接節點與所述節點out2相連，晶體管nm9、nml0、nmll、nml2的柵極互聯并與偏置電壓相連，電阻resO和res2的連接節點與電阻resl和res3的連接節點相連后形成輸出端Dout，第一電源電壓的電壓值高于偏置電壓的電壓值。進一步的，晶體管nm3的柵極接收輸入信號Din，晶體管nm5的柵極接收輸入信號Din的反相信號Dinb。進一步的，所述大擺幅驅動器還包括有NMOS晶體管nm4和nm6，其中晶體管nm4與晶體管nm3并聯，晶體管nm6與晶體管nm5并聯，輸入信號Din依次經過第一反相器形成反相信號Dinb，再經過第二反相器形成延遲信號Din_dly，再經過第三反相器形成反相信號Dinb的延遲信號Dinb_dly，晶體管nm3的柵極接收輸入信號Din，晶體管nm5的柵極接收輸入信號Din的反相信號Dinb，晶體管nm4的柵極接收輸入信號Din的延遲信號Din_dly，晶體管nm6的柵極接收反相信號Dinb的延遲信號Dinb_dly。進一步的，各個晶體管的耐壓低于第一電源電壓。進一步的，晶體管pml的源極與第一電源電壓相連，晶體管pml的漏極與晶體管pm3的源極相連，晶體管pm3的漏極與晶體管nml的漏極相連，晶體管nml的源極與晶體管nm3的漏極相連，晶體管nm3的源極與接地端相連，晶體管pm2的源極與第一電源電壓相連，晶體管pm2的漏極與晶體管pm4的源極相連，晶體管pm4的漏極與晶體管nm2的漏極相連，晶體管nm2的源極與晶體管nm5的漏極相連，晶體管nm5的源極與接地端相連；晶體管pm5的源極與第一電源電壓相連，晶體管pm5的漏極與晶體管pm6的源極相連，晶體管pm6的漏極與晶體管nm8的漏極相連，晶體管nm8的源極與晶體管nm7的漏極相連，晶體管nm7的源極與接地端相連；晶體管pm7的源極與第一電源電壓相連，晶體管pm7的漏極與晶體管pm9的源極相連，晶體管pm9的漏極通過電阻resl和res3與晶體管nml2的漏極相連，晶體管nml2的源極與晶體管nml4的漏極相連，晶體管nml4的源極與接地端相連；晶體管pm8的源極與第一電源電壓相連，晶體管pm8的漏極與晶體管pmlO的源極相連，晶體管pmlO的漏極通過電阻resO和res2與晶體管nmll的漏極相連，晶體管nmll的源極與晶體管nml3的漏極相連，晶體管nml3的源極與接地端相連；晶體管pml2的源極與晶體管pm7的柵極相連，晶體管pml2的漏極與晶體管nm9的漏極相連，晶體管nm9的源極與晶體管nml4的柵極相連，晶體管pmll的源極與晶體管pm8的柵極相連，晶體管pmll的漏極與晶體管nmlO的漏極相連，晶體管nmlO的源極與晶體管nml3的柵極相連。進一步的，各個NMOS晶體管的襯體與接地端相連，各個PMOS晶體管的襯體與第一電源電壓相連。與現有技術相比，本技術利用低壓器件實現大擺幅的輸出?！尽靖綀D說明】】為了更清楚地說明本實用新本文檔來自技高網...

【技術保護點】
一種采用低壓器件的大擺幅驅動器，其特征在于，其包括：電平提升電路，其包括PMOS晶體管pm1、pm2、pm3、pm4，NMOS晶體管nm1、nm2、nm3和nm5，其中PMOS晶體管pm1、pm3，NMOS晶體管nm1和nm3依次串聯于第一電源電壓和接地端之間，PMOS晶體管pm2、pm4，NMOS晶體管nm2和nm5依次串聯于第一電源電壓和接地端之間，晶體管pm1的柵極與晶體管pm2的漏極相連，晶體管pm2的柵極與晶體管pm1的漏極相連，晶體管pm3的柵極與晶體管pm4的柵極相連后與偏置電壓相連，晶體管nm1的柵極與晶體管nm2的柵極相連后與偏置電壓相連，晶體管pm3和晶體管nm1的連接節點為節點out1；復制反相電路，其包括PMOS晶體管pm5、pm6，NMOS晶體管nm8和nm7，其中PMOS晶體管pm5、pm6，NMOS晶體管nm8和nm7依次串聯于第一電源電壓和接地端之間，晶體管pm5的柵極與晶體管pm2的漏極相連，晶體管pm6的柵極與晶體管pm4的柵極相連，晶體管nm8的柵極與晶體管nm2的柵極相連，晶體管nm7的柵極與晶體管nm5的漏極相連，晶體管pm6和晶體管nm8的連接節點為節點out2；第一輸出驅動單元，其包括PMOS晶體管pm12、pm7、pm9、電阻res1、NMOS晶體管nm9、nm12、nm14和電阻res3，其中PMOS晶體管pm7、pm9、電阻res1、電阻res3、NMOS晶體管nm12、nm14依次串聯在第一電源電壓和接地端之間，PMOS晶體管pm12和NMOS晶體管nm9串聯在晶體管pm7的柵極和晶體管nm14的柵極之間，PMOS晶體管pm12和NMOS晶體管nm9的連接節點與所述節點out1相連；第二輸出驅動單元，其包括PMOS晶體管pm11、pm8、pm10、電阻res0、NMOS晶體管nm10、nm11、nm13和電阻res2，其中PMOS晶體管pm8、pm10、電阻res0、電阻res2、NMOS晶體管nm11、nm13依次串聯在第一電源電壓和接地端之間，PMOS晶體管pm11和NMOS晶體管nm10串聯在晶體管pm8的柵極和晶體管nm13的柵極之間，晶體管pm12、pm11、pm10、pm9的柵極互聯并與偏置電壓相連，PMOS晶體管pm11和NMOS晶體管nm10的連接節點與所述節點out2相連，晶體管nm9、nm10、nm11、nm12的柵極互聯并與偏置電壓相連，電阻res0和res2的連接節點與電阻res1和res3的連接節點相連后形成輸出端Dout，第一電源電壓的電壓值高于偏置電壓的電壓值。...

【技術特征摘要】

【專利技術屬性】
技術研發人員：周玉鎮，戴頡，李耿民，莊志青，職春星，
申請(專利權)人：燦芯半導體上海有限公司，
類型：新型
國別省市：上海;31