三維集成電路中缺陷硅通孔的容錯電路制造技術

本發(fā)明專利技術提供了一種三維集成電路中缺陷硅通孔的容錯電路，所述三維集成電路包括m個信號線、n個硅通孔以及表示所述n個硅通孔的缺陷情況的n個測試線，其中n＞m，且n和m為正整數(shù)，其中所述容錯電路包括m個行容錯控制器，第x個行容錯控制器將第x個信號線與至少n-m+1個所述硅通孔連接，第x個行容錯控制器用于將第x個信號線與所述至少n-m+1個所述硅通孔中未與其他信號線導通、且沿行信號傳輸方向上的第一個非缺陷硅通孔導通，其中x為1～m的正整數(shù)，行信號傳輸方向為行容錯控制器中的信號傳輸方向。本發(fā)明專利技術的容錯電路能夠自動容忍三維集成電路在出廠測試和使用過程中產(chǎn)生的缺陷硅通孔。

【技術實現(xiàn)步驟摘要】

本專利技術設及集成電路設計領域，具體設及用于容錯缺陷娃通孔的電路。
技術介紹
基于娃通孔（T虹OU曲SiliconVia,TSV)的S維集成電路（W下簡稱S維集成電 路）通過娃通孔將多層巧片垂直堆疊集成，由于采用了非常短的娃通孔代替了平面集成電 路中的長互連線，使其具有諸多優(yōu)點，例如低延遲、低功耗和高性能等，從而非常具有應用 前景。 然而，在=維集成電路的娃通孔的制造過程W及娃通孔的鍵合過程中，易于造成 娃通孔的缺陷或失效，由于即使單個娃通孔的失效都將導致整個=維集成電路巧片失效， 從而將降低=維集成電路產(chǎn)品的成品率。因此。為了提高=維集成電路的可靠性，現(xiàn)有技 術提供了一些缺陷娃通孔容忍（或修復）方法，其通常采用缺陷娃通孔附近的娃通孔修復 發(fā)生缺陷的娃通孔。然而，實際上，在娃通孔制造和鍵合過程中，娃通孔易于形成簇形缺陷， 即缺陷娃通孔易于發(fā)生在一個小的區(qū)域內。如果某一個娃通孔發(fā)生了缺陷，其鄰近的娃通 孔也將有較高的概率發(fā)生缺陷。此外，娃通孔中產(chǎn)生的很多類型的缺陷是潛在的，在=維集 成電路的出廠測試中通常難W被檢測，例如娃通孔的界面裂紋缺陷，其在巧片的出廠測試 中很難被檢測到。然而在巧片的使用過程中，娃通孔的界面裂紋缺陷會形成一個完全的開 路缺陷，從而使得=維集成電路的性能失效。 因此，為了提高整個S維集成電路的成品率和可靠性，需要一種能容忍S維集成 電路中的缺陷娃通孔的容錯電路，其不僅能自動容忍S維集成電路在出廠測試中檢測到的 缺陷娃通孔（包括簇形缺陷），還能自動容忍=維集成電路在使用過程中發(fā)生失效的缺陷 娃通孔。
技術實現(xiàn)思路
因此，針對上述技術問題，本專利技術的一個實施例提供了一種=維集成電路中缺陷 娃通孔的容錯電路，所述=維集成電路包括m個信號線、n個娃通孔W及表示所述n個娃通 孔的缺陷情況的n個測試線，其中n>m，且n和m為正整數(shù)，其中所述容錯電路包括m個 行容錯控制器，第X個行容錯控制器將第X個信號線與至少n-m+1個所述娃通孔連接，第X 個行容錯控制器用于將第X個信號線與所述至少n-m+1個所述娃通孔中未與其他信號線導 通、且沿行信號傳輸方向上的第一個非缺陷娃通孔導通，其中X為1~m的正整數(shù)，行信號 傳輸方向為行容錯控制器中的信號傳輸方向。 優(yōu)選的，每個所述行容錯控制器包括沿所述行信號傳輸方向依次連接的n-m+1個 容錯單元，所述第X個信號線通過所述第X個行容錯控制器中的每個容錯單元與一個娃通 孔連接，任意相鄰的兩個行容錯控制器連接n-m個相同的娃通孔。 優(yōu)選的，每個所述行容錯控制器中的第i個容錯單元的列輸出端連接至沿列信號 傳輸方向上的下一個行容錯控制器中的第i-1個容錯單元的列輸入端，其中iG巧，n-m+1] 的正整數(shù)，每個所述行容錯控制器中的第j個容錯單元的行輸出端連接至第j+1個容錯單 元的行輸入端，其中jG的正整數(shù)，第1個行容錯控制器中的n-m+1個容錯單元的 列輸入端分別連接至n-m+1個測試線，其余m-1個行容錯控制器中的最后一個容錯單元的 列輸入端分別連接至其余的m-1個測試線。[000引優(yōu)選的，所述容錯單元用于當其行輸入端接收行導通信號、且列輸入端接收對應 的測試線的導通信號時，使得沿所述行信號傳輸方向和列信號傳輸方向上的其他容錯單元 都截止；W及所述容錯單元用于當其行輸入端接收行斷開信號和/或列輸入端接收對應的 測試線的斷開信號時，使得其行輸入端接收的信號傳輸至沿所述行信號傳輸方向的下一個 容錯單元的行輸入端，且將其列輸入端接收的信號傳輸至沿所述列信號傳輸方向的下一個 容錯單元的列輸入端。 優(yōu)選的，所述測試線的斷開信號和行斷開信號為邏輯低電平，且所述測試線的導 通信號和行導通信號為邏輯高電平。 優(yōu)選的，當所述容錯單元的行輸入端和列輸入端接收邏輯高電平時，所述容錯單 元導通且其行輸出端和列輸出端輸出邏輯低電平；W及當所述容錯單元的行輸入端和/或 列輸入端接收邏輯低電平時，所述容錯單元截止且其行輸出端和列輸出端分別與其行輸入 端和列輸入端的信號相同。 優(yōu)選的，所述容錯單元包括： 與非口，其兩個輸入端分別作為所述容錯單元的所述行輸入端和列輸入端； 第一與n，其兩個輸入端分別連接至所述與非口的輸出端和所述行輸入端，且其 輸出端作為所述容錯單元的所述行輸出端； 第二與n，其兩個輸入端分別連接至所述與非口的輸出端和所述列輸入端，且其 輸出端作為所述容錯單元的所述列輸出端；W及 可控開關器件，其用于當所述與非口輸出邏輯低電平時導通，且當所述與非口輸 出邏輯高電平時截止； 其中每個所述行容錯控制器中的第1個容錯單元的行輸入端被設置為邏輯高電 平。 優(yōu)選的，所述可控開關器件為PMOS晶體管，所述PMOS晶體管的柵極連接至所述與 非口的輸出端。[001引優(yōu)選的， 每個所述行容錯控制器中的第1個容錯單元包括： 反相器，其輸入端作為所述第1個容錯單元的列輸入端，其輸出端作為所述第1個 容錯單元的行輸出端；W及 第一可控開關器件，其用于當所述反相器輸出邏輯低電平時導通，且當所述反相 器輸出邏輯高電平時截止； 每個所述行容錯控制器中的第2~n-m+1個容錯單元都包括： 與非口，其兩個輸入端分別作為所述行輸入端和列輸入端； 第一與n，其兩個輸入端分別連接至所述與非口的輸出端和所述行輸入端，且其 輸出端作為所述行輸出端； 第二與n，其兩個輸入端分別連接至所述與非口的輸出端和所述列輸入端，且其 輸出端作為所述列輸出端；w及 第二可控開關器件，其用于當所述與非口輸出邏輯低電平時導通，且當在所述與 非口輸出邏輯高電平時截止。 優(yōu)選的，所述第一可控開關器件為第一PMOS晶體管，所述第一PMOS晶體管的柵極 連接至所述反相器的輸出端；所述第二可控開關器件為第二PMOS晶體管，所述第二PMOS晶 體管的柵極連接至所述與非口的輸出端。[002引本專利技術的容錯電路能夠自動容忍=維集成電路在出廠測試和使用過程中產(chǎn)生的 缺陷娃通孔，使得信號能夠自動選擇無故障的娃通孔進行信號傳輸，且不會發(fā)生信號沖突， 提高了=維集成電路的成品率和可靠性。【附圖說明】 W下參照附圖對本專利技術實施例作進一步說明，其中： 圖1是根據(jù)本專利技術第一個實施例的容錯電路的電路圖。 圖2是圖1所述的容錯電路中的一個容錯單元的電路圖。 圖3是根據(jù)本專利技術第二個實施例的容錯電路的電路圖。【具體實施方式】 為了使本專利技術的目的、技術方案及優(yōu)點更加清楚明白，W下結合附圖通過具體實 施例對本專利技術進一步詳細說明。 為了清楚解釋本專利技術的容錯電路的功能和原理，W下將W=維集成電路中包括3 個（功能）信號線和5個娃通孔為例進行說明。 圖1是根據(jù)本專利技術第一個實施例的容錯電路的電路圖。圖1中的Signal1、Signal2 和Signals為S個信號線，15￥1、15￥2、15￥3、15￥4和15￥5為5個娃通孔（在圖1中^導電 線示出）。測試線T1~T5分別反應娃通孔TSV1~TSV5的缺陷情況，其中測試線上的信號 為邏輯高電平表示對應的娃通孔無缺陷，為邏輯低電平表示對應的娃通孔有缺陷。娃通孔 的缺陷測試結果可W通過現(xiàn)有的測試方法得到。 如圖1所示，容錯電路100包括3個相同的行容錯控制器10、20和30。行容錯控 制器10包括沿著其行信號傳輸方向上依次連本文檔來自技高網(wǎng)...

【技術保護點】
一種三維集成電路中缺陷硅通孔的容錯電路，所述三維集成電路包括m個信號線、n個硅通孔以及表示所述n個硅通孔的缺陷情況的n個測試線，其中n＞m，且n和m為正整數(shù)，其中所述容錯電路包括m個行容錯控制器，第x個行容錯控制器將第x個信號線與至少n?m+1個所述硅通孔連接，第x個行容錯控制器用于將第x個信號線與所述至少n?m+1個所述硅通孔中未與其他信號線導通、且沿行信號傳輸方向上的第一個非缺陷硅通孔導通，其中x為1～m的正整數(shù)，行信號傳輸方向為行容錯控制器中的信號傳輸方向。

【技術特征摘要】

【專利技術屬性】
技術研發(fā)人員：裴頌偉，張靜東，金予，
申請(專利權)人：北京化工大學，
類型：發(fā)明
國別省市：北京;11