基于老化的泄漏能量減小方法和系統技術方案

本文一般地描述減小與后硅目標電路相關聯的泄漏能量的技術。一種示例方法包括基于針對性的度量有目的地老化目標電路中的多個門，所述針對性的度量包括與目標電路相關聯的時序約束。

【技術實現步驟摘要】
【國外來華專利技術】【專利說明】基于老化的泄漏能量減小方法和系統
技術介紹
除非在本文中另外表明，否則本部分中所述的方法對于本申請中的權利要求來說 不是現有技術并且不由于包括在本部分中而被承認是現有技術。 IC制造中的制程變異（PV)指的是一般由于制造制程的性質而導致的IC參數值與 標稱規范的偏差。深亞微米技術中的PV的存在對于集成電路（IC)能量優化嘗試已經變為 了主要關注點。一些現有的補償PV的影響的前硅IC優化應用統計分析來捕捉PV影響并 且補償IC設計中的影響。這些方法一般不是各種設計和技術通用的，并且它們可能受在設 計模型中可能不能及時反映的隨機要素（諸如環境溫度）的極大影響。 解決前述的前硅優化方法不能解決的問題的一些后硅優化方法也存在。然而，現 有的方法沒有考慮由低能量輸入矢量引起的任何IC老化影響。具體地說，IC老化長久以 來一直被認為對于IC設計和操作是不利現象，因為它可能引起閾值電壓的增大，從而它可 能導致隨著時間的過去延遲劣化。然而，IC老化所帶來的閾值電壓增大可能使門的泄漏能 量減小。因此，本文描述利用IC老化來減小目標電路在該目標電路的操作期間的泄漏能 量消耗的方法和系統。 概述 根據本公開的至少一些實施例，描述了一種用于減小與后硅目標電路相關聯的泄 漏能量的方法。一些示例方法可包括基于針對性的度量有目的地老化所述目標電路中的多 個門，所述針對性的度量包括與所述目標電路相關聯的時序約束。 根據本公開的至少一些實施例，還描述了一種計算機可讀介質，其包含用于減小 與后硅目標電路相關聯的泄漏能量的指令序列。一些示例指令當被處理器執行時可使處理 器基于針對性的度量有目的地老化所述目標電路中的多個門，所述針對性的度量包括與所 述目標電路相關聯的時序約束。 根據本公開的至少一些實施例，描述了一種計算裝置，其耦合到后硅目標電路，并 且被配置為減小與所述后硅目標電路相關聯的泄漏能量。一些示例計算裝置可包括可編程 單元和處理器，處理器可被配置為基于針對性的度量有目的地老化所述目標電路中的多個 門，所述針對性的度量包括與所述目標電路相關聯的時序約束。 前述概要僅僅是說明性的，而并不意圖以任何方式是限制性的。除了說明性的方 面，上述實施例和特征、另外的方面、實施例和特征將通過參考附圖和下面的詳細描述而變 得顯而易見。【附圖說明】 通過結合附圖進行的以下描述和所附權利要求，本公開的前述和其它特征將變得 更充分地顯而易見。這些附圖僅僅描繪了根據本公開的幾個實施例，因此，不應被認為是限 制其范圍。將通過使用附圖來更具體地、更詳細地描述本公開。 在附圖中： 圖1示出用于對后硅目標電路執行基于老化的泄漏能量減小的示例處理的框圖； 圖2示出用于識別用于后硅IC老化的一個或多個輸入矢量的示例方法； 圖3是示例可滿足性問題公式化； 圖4不出關鍵路徑和有效敏化（可敏化）關鍵路徑的不例； 圖5示出示例潛伏期和吞吐量； 圖6示出示例門和其輸入與輸出之間的依賴性； 圖7示出輸入矢量可如何被應用于在特定地方創建有目的的門開關、因此使溫度 升尚的另一不例； 圖8示出用于在待命模式下識別用于后硅IC老化的一個或多個輸入矢量的示例 方法800 ;以及 圖9是被配置為有目的地老化后硅目標電路的示例計算裝置的框圖， 所有附圖都是依照本公開的一些實施例來安排的。【具體實施方式】 在以下詳細描述中，對附圖進行參考，所述附圖形成詳細描述的一部分。除非上下 文另外指示，否則在附圖中，相似的符號通常標識相似的部件。在詳細描述、附圖和權利要 求中描述的說明性實施例并不意味著是限制性的。在不脫離這里所提供的主題的精神或范 圍的情況下，可以利用其它實施例，以及可以進行其它改變。將易于理解的是，如在本文中 一般地描述的和在圖中示出的那樣，本公開的各方面可以以廣泛多樣的不同配置被布置、 替代、組合和設計，所有這些都被明確地構想，并且構成本公開的一部分。 本公開尤其是針對與如本文中將描述的基于老化的泄漏能量減小方案相關的裝 置、系統、方法和計算機程序進行一般性的描寫的。 本文中所述的系統和方法的實施例涉及基于針對性的度量或者如針對性的度量 所規定的那樣有目的地老化后硅目標電路中的門。針對性的度量可涉及但不限于與目標電 路相關聯的泄漏能量減小要求和時序約束。另外，術語"待命模式"在整個本公開中一般是 指目標電路的低功率模式。 在本公開中已開發了各種模型，在以下段落中詳述它們。 能量模型 在一些實施例中，泄漏能量、開關能量和延遲可用作IC的表現性質。這些性質可 與諸如有效溝道長度和閾值電壓的物理性質有聯系。門級泄漏能量模型可基于以下參數： 有效溝道長度（L或Leff)、閾值電壓（Vth)、門寬度（W)、供給電壓（Vdd)、亞閾值斜率（n)、移動 性（U)、氧化物電容（Cm)、時鐘周期（D)、熱電壓（?t=kT/q)以及漏致勢皇降低（DIBL) 因子（〇 )。示例門級泄漏能量？16&86可在方程1中被表示為： 基于以上方程（1)和方程（2)，泄漏能量呈指數地取決于供給電壓和閾值電壓之 間的差值。由于PV的影響，每個門的閾值電壓具有除標稱規范之外的值，因此，總泄漏能量 的值可表現出難以預測或控制的趨勢。然而，假定可在后硅階段中以受控的方式增大閾值 電壓，那么泄漏能量對（〇 ^Vdd-Vth)的指數依賴性提供了呈指數地減小泄漏能量的機會。 基于該觀察，基于老化的后硅調諧方法可顯著地減小IC的總泄漏能量消耗。 延遲模型 單個邏輯門的延遲可在方程3中被表示為： d = gh+p (3) 其中g和h分別是邏輯功效和電功效；p是寄生延遲。具體地說，延遲模型可被用 來將門延遲與其大小確定（例如，門的有效寬度和長度）和工作電壓聯系。所以，示例門級 延遲Delay可在方程4中被表示為： 其中下標i和i+1分別表示驅動器門和負載門；Y是門寄生電容與輸入電容的比 率；ktp和kfit是擬合參數。 基于方程（4)的分析仿真，邏輯門的延遲隨著閾值電壓增大而大致線性地增大。 因此，如果閾值電壓增大到降低泄漏能量消耗，則速度降低可能比在泄漏能量優化中可獲 得的節省小得多。然而，為了保持電路的時序約束，選擇性裝置老化和/或自適應體偏置 (ABB)可被用來避免使某些門的延遲增大或補償延遲增大。 PV可引起諸如Leff和V th的門級物理性質的主要變化。例如，由于PV的影響，所制 造的門的實際Lrff可用方程（5)表達，其中Lm是有效長度的標稱設計值，AL是制造制程 中的變化。 Leff = L nom+ A L (5)根據方程⑴至（4)，PV對諸如延遲和功率的表現性質將具有間接影響。 在一些實施例中，AL可被假定為遵循四叉樹模型。具體地說，AL可被分布到多 個級中，其中在每個級上分派不同數量的柵極。每個級上的柵極可被分配遵循基本正態分 布的一些變化值。于是，可基于相應的門所屬的柵極的每個級上的變化值的和而計算的總 A L可在方程（6)中表示，其中ALij是門所屬的第i級的柵極，y JP 〇 i是第i級上的高 斯分布的參數。對Lrff使用該模型，可捕捉PV對IC的空間相關性。 另外，Vth的分布可通過隨機摻雜物的仿真研宄而獲得。該模型中的V th可被擬合 到其中參數由摻雜物數量和摻雜物位置本文檔來自技高網...

【技術保護點】
一種減小與后硅目標電路相關聯的泄漏能量的方法，所述方法包括：基于針對性的度量有目的地老化所述目標電路中的多個門，所述針對性的度量包括與所述目標電路相關聯的時序約束。

【技術特征摘要】
【國外來華專利技術】

【專利技術屬性】
技術研發人員：M·波特科尼亞克，
申請(專利權)人：英派爾科技開發有限公司，
類型：發明
國別省市：美國;US