公開了用于形成具有延伸凹陷的間隔體和源極/漏極(S/D)區域的晶體管架構的技術。在一些實施例中，可(例如)在基于鰭狀物的場效應晶體管(finFET)的鰭狀物的頂部中形成凹部，以使得所述凹部允許在所述finFET中形成相鄰于柵極疊置體的延伸凹陷的間隔體和S/D區域。在一些情況下，此配置在所述鰭狀物的頂部中提供了較高的電阻路徑，這可減小所述finFET中的柵致漏極泄漏(GIDL)。在一些實施例中，可提供對GIDL的起始的精確調整。一些實施例可提供結漏(Lb)的減小和閾值電壓(VT)的同時增加。在一些實施例中，所公開的技術可借助平面和非平面的基于鰭狀物的架構來實施并且可用于標準金屬氧化物半導體(MOS)和互補MOS(CMOS)工藝流程中。
【技術實現步驟摘要】
【國外來華專利技術】【專利說明】
技術介紹
深亞微米工藝節點(例如，32nm及以上)中的集成電路(IC)設計涉及諸多艱巨的挑戰，并且晶體管結構已面臨特別的復雜狀況，例如關于實現低功率性能的那些復雜狀況。持續的工藝縮放將趨向于加劇此類問題。【附圖說明】圖1是根據實施例配置的集成電路(IC)的橫截面側視圖。圖2是根據實施例的在蝕刻圖1的IC之后的橫截面側視圖。圖3是根據實施例的在進一步蝕刻圖2的IC之后的橫截面側視圖。圖4是根據實施例的在進一步蝕刻圖3的IC之后的橫截面側視圖。圖5是根據實施例的圖4的IC在形成凹陷的間隔體之后的橫截面側視圖。圖6是根據實施例的圖5的IC在形成凹陷的源極/漏極(S/D)注入物之后的橫截面側視圖。圖6’是圖6的IC的橫截面透視圖。圖6”是沿圖6’中的虛線A— A取得的橫截面視圖。圖7是根據實施例的圖6的IC在提供層間電介質(ILD)填充物并且形成替代金屬柵極(RMG)之后的橫截面側視圖。圖8是根據實施例的圖7的IC在形成S/D觸點之后的橫截面側視圖。圖8’是由圖8中所包含的虛線橢圓圈起的部分的展開圖。圖9是根據實施例配置的實際的例示性IC的橫截面側視圖。圖10根據例示性實施例示出了借助使用所公開的技術形成的集成電路結構或裝置實施的計算系統。結合本文中所述的圖，通過閱讀以下【具體實施方式】將更好地理解本實施例的這些和其它特征。在這些圖式中，可用相似編號表示在各種圖中示出的每一相同或幾乎相同組件。為清楚起見，并非每一組件都可標記在每個圖式中。此外，如將了解，這些圖未必按比例繪制或打算將所述實施例限于所示具體配置。例如，雖然一些圖通常指示直線、直角和光滑表面，但所公開的技術的實際實施方案可具有不夠完美的直線、直角等，并且一些特征可具有表面拓撲結構或以其它方式不光滑，在給出制作工藝的現實世界限制的情況下。簡言之，僅提供這些圖以顯示例示性結構。【具體實施方式】公開了用于形成具有延伸凹陷的間隔體和源極/漏極(S/D)區域的晶體管架構的技術。在一些實施例中，可(例如)在基于鰭狀物的場效應晶體管(finFET)的鰭狀物的頂部中形成凹部，以使得該凹部允許在該finFET中形成相鄰于柵極疊置體的延伸凹陷的間隔體和S/D區域。在一些情況下，此配置在該鰭狀物的頂部中提供較高電阻路徑，此因此可幫助最小化或以其它方式減小該finFET中的柵致漏極泄漏(GIDL)。在一些實施例中，可提供對GIDL的起始的精確調整。在一些情況下，如本文中所述配置的晶體管架構可展示結漏(Lb)的減小，而同時呈現閾值電壓(Vt)的增加。在一些實施例中，所公開的技術可借助平面和非平面基于鰭狀物的架構實施并且可用于標準金屬氧化物半導體(MOS)和互補MOS(CMOS)工藝流程中。根據此公開內容將顯而易見諸多配置和變型。總體概沐如先前所指出的，在深亞微米工藝節點(例如，32nm及以上)中存在諸多可由晶體管引起的困難的問題，這些問題使實現低功率性能的能力復雜化。例如，一個困難的問題是關于如下事實:金屬氧化物半導體場效應晶體管(MOSFET)通常經歷數種不同類型的電流泄漏(包含柵漏、關斷狀態(或亞閾值)電流泄漏和結漏)，這些電流泄漏中的每一者可消極地影響實現低功率晶體管性能的能力。在這些各種類型的泄漏中，結漏是一個主要泄漏分量，并且柵致漏極泄漏(GIDL)是主要結漏形式，在基于鰭狀物的場效應晶體管(finFET)架構的背景中特別如此。用以解決結漏問題的傳統方法包含結分級、共同注入優化和氧化物厚度控制，但每一解決方法因增加亞閾值(關斷狀態)泄漏而具有顯著負面后果。增加氧化物厚度以降低柵漏以短通道控制的損失為代價出現。可提供較寬柵極長度以降低關斷狀態/亞閾值電流泄漏，但不受控制的橫向縮放通常需要關斷狀態/亞閾值電流通過閾值電壓(Vt)減小。充分增加^并且補償因氧化物厚度(針對柵漏)和亞閾值電流(因較短柵極長度)的增加而導致的短通道控制的損失所需的高暈環注入劑量通常在晶體管的源極/漏極(S/D)和本體之間形成清晰的摻雜分布剖面。在一些情況下，可通過修改本體/通道和S/D區域之間的摻雜分布剖面來減輕結漏，并且可增加Vt以控制短通道效應(例如，特別是在其中短柵極長度產生高關斷狀態電流的縮放技術中、在低功率裝置中)。然而，如與平面架構相比，finFET針對給定暈環注入劑量通常呈現對Vt控制的減小的敏感度，因此需要較高注入以增加晶體管^，此又加劇此晶體管架構的結漏性能問題。另一困難的問題涉及如下事實:縮放到較高性能的工藝技術通常以泄漏為代價實現。特定來說，較短柵極長度需要更多暈環注入配量來控制短通道行為(關斷狀態電流)，并且由此結漏增加，從而妨礙實現低功率性能的能力。因此，根據本公開內容的實施例，公開了用于形成具有延伸凹陷的間隔體和源極/漏極(S/D)區域的晶體管架構的技術。在一些實施例中，所公開的技術可(例如)用于接近柵極疊置體、在這些S/D區域中、在基于鰭狀物的場效應晶體管(finFET)的鰭狀物的頂部中形成凹部。同樣，此凹部可允許在該finFET中形成延伸凹陷的間隔體和S/D區域。在一些情況下，此配置在該鰭狀物的頂部中提供較高電阻路徑(例如，其中GIDL電流通常最主要)，這因此可幫助最小化或以其它方式減小該finFET中的GIDL。一般來說，晶體管中的結漏通常在Vt增加時增加。然而，在一些實施例中，通過相鄰于該柵極疊置體在該間隔體和S/D區域處在該鰭狀物的頂部中引入凹部，該晶體管的Vt可在結漏無任何增加(或具有原本微不足道的增加)的情況下增加。在一些情況下，如本文中所述配置的晶體管架構可展示對本體(Lb)的泄漏的減小(例如，結漏的減小)，而同時呈現增加。例如，在具有硅(Si)鰭狀物的finFET的例示性情況中，可實現十倍或更大結漏減小，而同時提供在約10mV(例如，±25% )的范圍內的Vt增加，如與現有架構相比。如根據本公開內容將理解的，根據其它實施例，所公開的技術可用于提供其它范圍和子范圍的Lb和V τ改進，如針對給定目標應用或最終用途所期望的。在一些實施例中，所公開的技術可用于實現對finFET架構中的GIDL的起始的精確調整，這可幫助減小此finFET的結漏。同樣，在一些實施例中，如與常規裝置相比，可在不改變柵極長度的情況下降低結漏和關斷狀態電流，此又可為本文中所公開的技術和架構提供縮放優點(例如，如與現有方法相比)。一般來說，根據一些實施例，主要(例如)在finFET架構(諸如例如三柵極和/或其它三維/非平面晶體管架構)的背景中論述本文中所公開的技術。然而，應當注意，所公開的技術并不如此僅限于關于finFET架構的實施方案。例如，在一些其它實施例中，所公開的技術可用于最小化或以其它方式減小平面晶體管架構中的結漏。在更一般意義上來說，根據一個或多個實施例，所公開的技術可(例如)用于任何標準和/或自定義金屬氧化物半導體(MOS)或互補MOS(CMOS)工藝流程中。在一些實施例中，所公開的技術可用于提供低功率晶體管架構。在一些情況下，此類架構可用于多種多樣的應用中的任一應用(例如片上系統(SoC)應用)中、嵌入式段中和/或功率敏感電子裝置(例如移動電話、平板計算機、筆記本計算機和其它便攜式計算裝置)中。在更一般意義上來說，所公開的技術和架構可用本文檔來自技高網...
【技術保護點】
一種集成電路，包括：半導體襯底；柵極氧化物層，所述柵極氧化物層被設置在所述半導體襯底上方；柵極金屬層，所述柵極金屬層被設置在所述柵極氧化物層的一部分上方；第一凹部和第二凹部，所述第一凹部和所述第二凹部延伸穿過所述柵極氧化物層并進入到所述半導體襯底中，并且相鄰于所述柵極氧化物層和所述柵極金屬層的相對應的第一側壁和第二側壁；第一間隔體和第二間隔體，所述第一間隔體和所述第二間隔體被設置為沿著所述柵極氧化物層和所述柵極金屬層的所述相對應的第一側壁和第二側壁，并且分別延伸到所述第一凹部和所述第二凹部中；以及源極/漏極(S/D)注入物，所述源極/漏極(S/D)注入物被分別設置在所述第一凹部和所述第二凹部內。
【技術特征摘要】
【國外來華專利技術】
【專利技術屬性】
技術研發人員：W·M·哈菲茲，J·樸，JY·D·葉，CH·簡，C·蔡，
申請(專利權)人：英特爾公司，
類型：發明
國別省市：美國;US
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