三維集成電路的制造方法技術

一種制造三維集成電路的方法，包括：提供晶圓疊層，其中，將多個半導體管芯安裝在第一半導體管芯上方；將模塑料層形成在第一半導體管芯的第一面上方，其中，將多個半導體管芯內嵌在模塑料層中。方法進一步包括：研磨第一半導體管芯的第二面直到暴露多個通孔；將晶圓附接至帶框并切割晶圓疊層，從而將晶圓疊層分成多個獨立封裝件。

【技術實現步驟摘要】
三維集成電路的制造方法本申請是2012年06月08日提交的優先權日為2011年09月27日的申請號為201210189854.X的名稱為“三維集成電路的制造方法”的專利技術專利申請的分案申請。
本專利技術一般地涉及半導體領域，更具體地來說，涉及一種三維集成電路的制造方法。
技術介紹
半導體行業由于各種電子元件(例如，晶體管、二極管、電阻器、電容器等)集成密度的改進而經歷了快速增長。在極大程度上，這種集成密的改進源于半導體工藝節點的縮小(例如，朝向低于20nm的節點縮小工藝節點)。由于近來對微型化、更高的速度和更大的帶寬、以及更低的功耗和延遲的需求增加，所以增加了對更小和更有創造性的半導體管芯封裝技術的需求。隨著半導體技術的發展，作為有效選擇，已經出現了基于多芯片晶圓級封裝的半導體器件，從而進一步減小了半導體芯片的實際尺寸。在基于晶圓級封裝的半導體器件中，在不同的晶圓上制造有源電路，例如，邏輯電路、存儲器電路、處理器電路等，采用拾取與放置技術，將每個晶圓管芯堆疊在另一個晶圓管芯的頂部上。可以通過采用多芯片半導體器件實現更高的密度。此外，多管芯半導體器件可以實現更小的外形尺寸、成本效益、提高的性能和更低的功耗。三維(3D)集成電路(IC)可以包括頂部有源電路層、底部有源電路層和多個中間層。在3DIC中，兩個管芯可以通過多個微凸塊接合在一起，并且通過多個襯底通孔彼此電連接。微凸塊和襯底通孔提供了在3DIC的垂直軸上的電氣互連。結果，兩個半導體管芯之間的信號路徑短于傳統的3DIC，在該傳統的3DIC中，采用諸如基于引線接合的芯片堆疊封裝的互連技術將不同的管芯接合在一起。3DIC可以包括各種堆疊在一起的半導體管芯。在晶圓切割以前，封裝多個半導體管芯。晶圓級封裝技術具有一些的優點。晶圓級封裝多個半導體管芯的一個有利特征是多芯片晶圓級封裝技術可以降低制造成本。基于晶圓級封裝的多芯片半導體器件的另一個有利特征是通過采用微凸塊和襯底通孔降低寄生損失(parasiticloss)。
技術實現思路
為了解決現有技術中所存在的技術問題，根據本專利技術的一方面，提供了一種方法，包括：提供疊層，其中，將多個半導體管芯安裝在晶圓的第一面上方；模塑料層形成在所述晶圓的所述第一面上方，其中，所述多個半導體管芯內嵌在所述模塑料層中；薄化所述晶圓的第二面直到暴露多個通孔；將疊層附接至帶框；以及切割所述疊層，從而將所述疊層分成多個獨立封裝件。該方法進一步包括：將第一底部填充層形成在所述晶圓和所述多個半導體管芯之間。該方法進一步包括：將所述多個通孔形成在所述晶圓中；將多個第一凸塊形成在所述晶圓的所述第一面上方；以及將第一再分布層形成在所述晶圓的所述第一面上方。在該方法中，所述多個半導體管芯通過所述多個第一凸塊和所述第一再分布層連接至所述晶圓。該方法進一步包括：將多個第二凸塊形成在所述晶圓的所述第二面上方；以及將第二再分布層形成在所述晶圓的所述第二面上方。該方法進一步包括：將所述帶框與每個獨立封裝件分離。該方法進一步包括：將所述獨立封裝件附接至所述襯底上。該方法進一步包括：將保護層形成在所述模塑料層的外邊緣和所述疊層的外邊緣之間。根據本專利技術的另一方面，提供了一種方法，包括：提供疊層，其中，將多個半導體管芯安裝在晶圓的第一面上方，其中，所述晶圓包括多個通孔；將模塑料層形成在所述晶圓的所述第一面上方，其中，將所述多個半導體管芯內嵌在所述第一模塑料層中；擴展所述模塑料層，以覆蓋所述晶圓的外邊緣；薄化所述晶圓的第二面，從而暴露所述多個通孔；將所述疊層附接至帶框；以及切割所述疊層，從而將所述疊層分成多個獨立封裝件。該方法進一步包括：將所述帶框與每個獨立封裝件分離，以及將獨立封裝件附接至襯底。該方法進一步包括：將第一底部填充層形成在所述晶圓和所述多個半導體管芯之間；以及將第二底部填充層形成在所述獨立封裝件和所述襯底之間。該方法進一步包括：清洗所述獨立封裝件的表面；以及清洗所述晶圓的所述外邊緣。該方法進一步包括：化學拋光所述晶圓的所述第二面；將第二再分布層形成在所述晶圓的所述第二面上方；以及將多個凸塊形成在所述晶圓的所述第二面上方。該方法進一步包括：將第一再分布層形成在所述晶圓的所述第一面上方；以及將電連接至所述第一再分布層的多個凸塊形成在所述晶圓的所述第一面上方。根據本專利技術的又一方面，提供了一種結構，包括：基板；以及疊層，被安裝在所述基板上方，包括：多個半導體管芯，接合在管芯的第一面上方；以及模塑料層，形成在所述管芯的所述第一面上方并覆蓋所述管芯的外邊緣，其中，將所述多個半導體管芯內嵌在所述模塑料層中。該結構進一步包括：多個凸塊，形成在所述襯底和所述疊層之間。在該結構中，所述多個半導體管芯通過多個第一凸塊與所述管芯連接。該結構進一步包括：第一底部填充層，形成在所述多個半導體管芯和所述管芯之間；以及第二底部填充層，形成在所述管芯和所述襯底之間。該結構進一步包括：多個通孔，位于所述管芯中。附圖說明為了更完整地理解本專利技術及其優點，現在將結合附圖所進行的以下描述作為參考，其中：圖1-5是根據實施例制造三維(3D)集成電路(IC)的中間階段的橫截面圖；圖6-10是根據另一個實施例制造3DIC的中間階段的橫截面圖；以及圖11-15是根據又一個實施例制造3DIC的中間階段的橫截面圖。除非另有說明，不同附圖中的相應數字和符號通常指的是對應部件。為了清楚地說明各個實施例的相關方面繪制這些附圖，并且沒有必要按比例繪制。具體實施方式以下詳細討論了本實施例的制造和使用。然而，應該理解，本專利技術提供了許多可以在各種具體環境中實現的可應用的創造性概念。所討論的具體實施例僅為制造和使用本專利技術的具體方式，并且沒有限定本專利技術的范圍。將結合具體上下文的實施例描述本專利技術，即，制造三維(3D)集成電路(IC)的方法。然而，也可以將本專利技術應用于各種集成電路的半導體制造。圖1-5是根據實施例制造3DIC的中間階段的橫截面圖。晶圓疊層100可以包括晶圓102和安裝在該晶圓102頂部的多個半導體管芯。根據實施例，晶圓102是硅晶圓。如圖1所示，多個半導體管芯可以包括：第一半導體管芯154、第二半導體管芯156、第三半導體管芯164、以及第四半導體管芯166。晶圓102可以是厚度超過100um的標準晶圓。根據實施例，晶圓102的厚度可以為約700um。晶圓102可以包括多個集成電路(未示出)，每個集成電路可以包括各種層，例如，有源電路層、襯底層、層間介電(ILD)層和金屬間介電(IMD)層(未示出)。晶圓102可以進一步包括多個微凸塊134，形成在晶圓102和多個半導體管芯(例如，第一半導體管芯154)之間。此外，多個微凸塊134的連接可以通過形成在晶圓102頂部上的再分布層132進行重新分配。晶圓102可能進一步包括多個通孔。在一些實施例中，通孔是襯底通孔(TSV)或者硅通孔(TSV)，例如TSV112、TSV114、TSV116、TSV118、TSV122、TSV124、TSV126、和TSV128。可以將晶圓102的有源電路層(未示出)連接至微凸塊134和/或多個TSV中的一個或多個(例如，TSV112)。有源電路層通過多個微凸塊134進一步連接至第一半導體管芯154、第二半導體管芯156、第三半導體管本文檔來自技高網...

【技術保護點】
一種制造三維集成電路的方法，包括：提供疊層，其中，將多個半導體管芯安裝在晶圓的第一面上方，其中，所述晶圓包括多個通孔；將模塑料層形成在所述晶圓的所述第一面上方，其中，將所述多個半導體管芯內嵌在所述第一模塑料層中；擴展所述模塑料層，以覆蓋所述晶圓的外邊緣；薄化所述晶圓的第二面，從而暴露所述多個通孔；將所述疊層附接至帶框；以及切割所述疊層，從而將所述疊層分成多個獨立封裝件。

【技術特征摘要】
2011.09.27 US 13/246,5531.一種制造三維集成電路的方法，包括：提供疊層，其中，將多個半導體管芯安裝在晶圓的第一面上方，其中，所述晶圓包括多個通孔；將多個第一凸塊形成在所述晶圓的所述第一面上方；將模塑料層形成在所述晶圓的所述第一面上方，其中，將所述多個半導體管芯內嵌在所述模塑料層中；在所述模塑料層的邊緣和所述晶圓的邊緣之間形成保護材料；薄化所述晶圓的第二面，從而暴露所述多個通孔；將所述疊層附接至帶框；以及切割所述疊層，從而將所述疊層分成多個獨立封裝件。2.根據權利要求1所述的制造三維集成電路的方法，進一步包括：將所述帶框與每個獨立封裝件分離，以及將獨立封裝件附...

【專利技術屬性】
技術研發人員：林俊成，吳文進，施應慶，洪瑞斌，盧思維，鄭心圃，余振華，
申請(專利權)人：臺灣積體電路制造股份有限公司，
類型：發明
國別省市：中國臺灣;71