一種編程器高速IO與高壓保護電路制造技術(shù)

本發(fā)明專利技術(shù)公開一種編程器高速IO與高壓保護電路，包括芯片U1A、二極管D1、電阻RS1和三極管Q1，所述芯片U1A的腳2連接二極管D1的陰極和電源VCCIO，二極管D1的陽極連接電阻RS1和芯片U1A的腳6，電阻RS1的另一端連接晶閘管M1的源極，晶閘管M1的柵極連接電阻RG1和三極管Q1的集電極，三極管Q1的基極連接電阻RB1和電阻RE1，電阻RE1的另一端連接三極管Q1的發(fā)射極并接地。使用本發(fā)明專利技術(shù)的電路結(jié)構(gòu)，能夠使得通用編程器產(chǎn)品速度快，成本低，發(fā)熱量小，不需要外接電源適配器，可以為用戶創(chuàng)造更多效益。

【技術(shù)實現(xiàn)步驟摘要】

本專利技術(shù)涉及一種保護電路，具體是一種編程器高速1與高壓保護電路。
技術(shù)介紹
目前，其他公司的全驅(qū)通用編程器，所采用的1驅(qū)動結(jié)構(gòu)如圖1所示(實際產(chǎn)品有48到144路相同的1驅(qū)動電路)，ZIFl是編程器鎖緊座接口，接目標芯片的引腳，這些引腳的功能可以是通用10，芯片供電VDD，芯片編程高壓VPP或者電源GND，所以需要配上圖1這樣的電路來完成不同的功能。這種電路結(jié)構(gòu)存在一個瓶頸，就是編程時1的速度上不去，尤其是目標芯片內(nèi)置弱上拉雙向1的數(shù)據(jù)總線，比如NAND閃存，讀寫速度很難超過1MB/S。另外VPP電路的功耗非常大，RSl必須使用大功率的電阻，發(fā)熱量大。具體原因如下:QC1/QP1/QN1這三個三極管的CE極之間都存在結(jié)間電容，不同型號的三極管，這個電容的容量在數(shù)PF到數(shù)十pF之間，這些結(jié)間電容與RSl構(gòu)成了 RC積分電路，致使高速1信號波形出現(xiàn)嚴重失真，限制了編程器讀寫速度的提升。如果要解決速度瓶頸，只有兩個途徑，一是降低三極管PN結(jié)電容，這個因半導體工藝的限制，目前很難做出PN結(jié)電容更小的三極管。二是減小RSl的阻值，但這個電路中，RSl又作為VPP電壓的限流電阻，保護FPGA 1不被燒壞，假設(shè)VPP=21.5V，VCC10=3.3V，QPl導通，此時RSl兩端壓降為21.5-3.3-0.7=17.5V，RSl功耗為U2/R=0.93W，這個功耗相當大。如果將RSl減小到100歐，那么RSl的功耗將達到3.06W，很顯然已經(jīng)遠遠超過普通貼片電阻的最大功率了，整機的功耗也將非常大，所以想要提高速度，就必須解決VPP供電和RSl電阻的矛盾。【專利
技術(shù)實現(xiàn)思路
】本專利技術(shù)的目的在于提供一種編程器高速1與高壓保護電路，以解決上述
技術(shù)介紹
中提出的問題。為實現(xiàn)上述目的，本專利技術(shù)提供如下技術(shù)方案: 一種編程器高速1與高壓保護電路，包括芯片U1A、二極管D1、電阻RSl和三極管Ql，所述芯片UlA的腳2連接二極管Dl的陰極和電源VCC10，二極管Dl的陽極連接電阻RSl和芯片UlA的腳6，電阻RSl的另一端連接晶閘管Ml的源極，晶閘管Ml的柵極連接電阻RGl和三極管Ql的集電極，三極管Ql的基極連接電阻RBl和電阻RE1，電阻REl的另一端連接三極管Ql的發(fā)射極并接地，電阻RBl的另一端連接二極管ZDl的陽極，二極管ZDl的陰極連接二極管M7的陰極、三極管Yl的集電極、三極管Y2的集電極和晶閘管Ml的漏極，二極管M7的陽極連接三極管Y3的集電極，三極管Y3的基極連接電阻RC2和電阻RC1，電阻RCl的另一端連接VDD驅(qū)動I，電阻RC2的另一端連接三極管Y3的發(fā)射極和電源VDD，三極管Y2的發(fā)射極連接電阻RP2和電源VPP，電阻RP2的另一端連接電阻RPl和三極管Y2的基極，電阻RPl的另一端連接VPP驅(qū)動1，三極管Yl的基極連接電阻RN1，電阻RNl的另一端連接GND驅(qū)動I，三極管Yl的發(fā)射極接地。作為本專利技術(shù)的優(yōu)選方案:所述芯片UlA的型號為EP1C3。與現(xiàn)有技術(shù)相比，本專利技術(shù)的有益效果是:使用本專利技術(shù)的電路結(jié)構(gòu)，能夠使得通用編程器產(chǎn)品速度快，成本低，發(fā)熱量小，不需要外接電源適配器，可以為用戶創(chuàng)造更多效益。【附圖說明】圖1為編程器高速1與高壓保護電路的電路圖； 圖2為現(xiàn)有技術(shù)的電路圖。【具體實施方式】下面將結(jié)合本專利技術(shù)實施例中的附圖，對本專利技術(shù)實施例中的技術(shù)方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本專利技術(shù)一部分實施例，而不是全部的實施例。基于本專利技術(shù)中的實施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本專利技術(shù)保護的范圍。請參閱圖1，一種編程器高速1與高壓保護電路，包括芯片U1A、二極管D1、電阻RSl和三極管Ql，所述芯片UlA的腳2連接二極管Dl的陰極和電源VCC10，二極管Dl的陽極連接電阻RSl和芯片UlA的腳6，電阻RSl的另一端連接晶閘管Ml的源極，晶閘管Ml的柵極連接電阻RGl和三極管Ql的集電極，三極管Ql的基極連接電阻RBl和電阻RE1，電阻REl的另一端連接三極管Ql的發(fā)射極并接地，電阻RBl的另一端連接二極管ZDl的陽極，二極管ZDl的陰極連接二極管M7的陰極、三極管Yl的集電極、三極管Y2的集電極和晶閘管Ml的漏極，二極管M7的陽極連接三極管Y3的集電極，三極管Y3的基極連接電阻RC2和電阻RCl，電阻RCl的另一端連接VDD驅(qū)動1，電阻RC2的另一端連接三極管Y3的發(fā)射極和電源VDD，三極管Y2的發(fā)射極連接電阻RP2和電源VPP，電阻RP2的另一端連接電阻RPl和三極管Y2的基極，電阻RPl的另一端連接VPP驅(qū)動1，三極管Yl的基極連接電阻RN1，電阻RNl的另一端連接GND驅(qū)動I，三極管Yl的發(fā)射極接地。芯片UlA的型號為EP1C3。本專利技術(shù)的工作原理是:本專利技術(shù)設(shè)計的新型1驅(qū)動電路。為解決速度與VPP的矛盾，加入了一組自動開關(guān)電路，VPP電壓范圍通常為DC9 - 24V，當VPP電壓大于7V時，ZDl導通，三極管Ql導通，拉低場效應管Ml的G極，Ml關(guān)斷，VPP電壓只加到鎖緊座上的芯片引腳，而與FPGA 1不通，也就不會有大電流流過RSl。如果沒有VPP電壓或者VPP電壓小于7V，ZDl截止，Ql截止，場效應管Ml在VG +1V的驅(qū)動下完全導通，DS極直接相當于一根導線，可以通過雙向信號，此時FPGA 1與ZIFl鎖緊座上芯片1之間只有一個100歐的小電阻(根據(jù)產(chǎn)品需要，可以將此電阻減小到數(shù)十歐，進一步提高速度)，波形畸變更小，讀寫速度更快。使用此電路結(jié)構(gòu)，我們的通用編程器產(chǎn)品的1速度已經(jīng)達到10MB/S，遠遠超過其他公司的同類產(chǎn)品。而且因為VPP高壓不會通過RSl加到VCC1，RSl功耗很低，發(fā)熱量小，采用0603封裝的小電阻即可，同時整機功耗也大大降低，直接使用USB即可提供整機工作電流，而同類產(chǎn)品都需要額外的電源適配器。【主權(quán)項】1.一種編程器高速1與高壓保護電路，包括芯片U1A、二極管D1、電阻RSl和三極管Ql，其特征在于，所述芯片UlA的腳2連接二極管Dl的陰極和電源VCC10，二極管Dl的陽極連接電阻RSl和芯片UlA的腳6，電阻RSl的另一端連接晶閘管Ml的源極，晶閘管Ml的柵極連接電阻RGl和三極管Ql的集電極，三極管Ql的基極連接電阻RBl和電阻REl，電阻REl的另一端連接三極管Ql的發(fā)射極并接地，電阻RBl的另一端連接二極管ZDl的陽極，二極管ZDl的陰極連接二極管M7的陰極、三極管Yl的集電極、三極管Y2的集電極和晶閘管Ml的漏極，二極管M7的陽極連接三極管Y3的集電極，三極管Y3的基極連接電阻RC2和電阻RCl，電阻RCl的另一端連接VDD驅(qū)動1，電阻RC2的另一端連接三極管Y3的發(fā)射極和電源VDD，三極管Y2的發(fā)射極連接電阻RP2和電源VPP，電阻RP2的另一端連接電阻RPl和三極管Y2的基極，電阻RPl的另一端連接VPP驅(qū)動1，三極管Yl的基極連接電阻RN1，電阻RNl的另一端連接GND驅(qū)動1，三極管Yl的發(fā)射極接地。2.根據(jù)權(quán)利要求1所述的一種編程器高速1與高壓保護電路，其特征在于，所述芯片UlA的型號為EP1C3。【專利摘要】本專利技術(shù)公開一種編程器高速IO與高壓保護電路，包括芯片U1A、二極管D1、電阻RS本文檔來自技高網(wǎng)...

【技術(shù)保護點】
一種編程器高速IO與高壓保護電路，包括芯片U1A、二極管D1、電阻RS1和三極管Q1，其特征在于，所述芯片U1A的腳2連接二極管D1的陰極和電源VCCIO，二極管D1的陽極連接電阻RS1和芯片U1A的腳6，電阻RS1的另一端連接晶閘管M1的源極，晶閘管M1的柵極連接電阻RG1和三極管Q1的集電極，三極管Q1的基極連接電阻RB1和電阻RE1，電阻RE1的另一端連接三極管Q1的發(fā)射極并接地，電阻RB1的另一端連接二極管ZD1的陽極，二極管ZD1的陰極連接二極管M7的陰極、三極管Y1的集電極、三極管Y2的集電極和晶閘管M1的漏極，二極管M7的陽極連接三極管Y3的集電極，三極管Y3的基極連接電阻RC2和電阻RC1，電阻RC1的另一端連接VDD驅(qū)動1，電阻RC2的另一端連接三極管Y3的發(fā)射極和電源VDD，三極管Y2的發(fā)射極連接電阻RP2和電源VPP，電阻RP2的另一端連接電阻RP1和三極管Y2的基極，電阻RP1的另一端連接VPP驅(qū)動1，三極管Y1的基極連接電阻RN1，電阻RN1的另一端連接GND驅(qū)動1，三極管Y1的發(fā)射極接地。

【技術(shù)特征摘要】

【專利技術(shù)屬性】
技術(shù)研發(fā)人員：季春，
申請(專利權(quán))人：季春，
類型：發(fā)明
國別省市：安徽;34