數字陣列雷達DBF系統基準定時產生模塊及方法技術方案

本發明專利技術涉及一種數字陣列雷達DBF系統基準定時產生模塊及方法，其通道1～N的定時脈沖到來時，定時脈沖鎖存模塊產生鎖存各通道定時脈沖；經基準定時判決及產生模塊通過對定時鎖存信號兩兩流水相加得到當前到來的有效定時脈沖數計數值；比較有效定時脈沖數計數值和有效定時脈沖閾值，當脈沖數達到參數管理模塊給出的有效定時脈沖閾值時，產生一個時鐘周期的脈沖輸出信號，作為基準定時脈沖輸出；產生后的基準定時信號，經延遲清零模塊延遲M個周期清出系統各狀態及定時鎖存信號，將信號置零；其中M個周期是參數管理模塊給出的預定閥值。采用多通道定時判決產生基準定時，滿足目前數字陣列雷達的可靠性需求。

【技術實現步驟摘要】
數字陣列雷達DBF系統基準定時產生模塊及方法
本專利技術涉及一種數字陣列雷達DBF系統基準定時產生模塊及方法，屬于雷達探測領域。
技術介紹
數字波束形成(DBF)系統是數字陣列雷達中的關鍵系統，可實現同時多波束掃描。隨著雷達陣元的增多，各陣元接收的數據經過模擬一數字轉換器(AD)采樣打包后，一般通過光纖異步傳輸給DBF分系統進行波束合成。DBF系統采用現場可編程門陣列(FPGA)實現多通道數據的并行處理。雷達的定時信號經陣面組件轉換為約定的數據，按照約定的協議打包傳輸給DBF分系統。由于DBF是對各通道數據進行同步并行合成，需要產生基準定時信號，用于系統各通道數據的同步處理。傳統的方法選取某一固定光纖傳輸過來的定時作為系統的基準定時，如果該光纖或光纖對應的組件出現損壞或傳輸的數據誤碼較多時，會出現不能產生基準定時或產生錯誤的基準定的情況，影響后續處理。隨著陣面規模的增大和集成度的提高，因一個組件或光纖出現問題而影響系統整體性能和工作不可接受，因此該方法已不適用于目前的數字陣列雷達處理。
技術實現思路
針對以上問題本專利技術提供了一種數字陣列雷達DBF系統基準定時產生模塊及方法，采用多通道定時判決產生基準定時，滿足目前數字陣列雷達的可靠性需求。為了解決以上問題本專利技術提供了一種數字陣列雷達DBF系統基準定時產生模塊，其特征在于：包括：參數管理，用于系統參數的配置和管理，包含有效定時個數閾值、延遲清零等待時鐘周期數；延遲清零模塊，用于基準定時脈沖產生后對系統各狀態的清零，以進行下一個基準定時產生；定時脈沖鎖存模塊，在各定時脈沖到來時產生定時鎖存信號，在清零信號到來時，對鎖存信號進行清零；基準定時判決及產生模塊，對到來的定時鎖存信號進行計數、比較、產生基準定時脈沖信號輸出；時鐘模塊，產生各模塊的工作時鐘，在DBF系統中，可與其他模塊共用一個時鐘模塊；通道1～N的定時脈沖到來時，定時脈沖鎖存模塊產生鎖存各通道定時脈沖，即當該通道定時脈沖到來時，該通道輸出信號置為高電平，其中N為大于1的正整數；經基準定時判決及產生模塊通過對定時鎖存信號兩兩流水相加得到當前到來的有效定時脈沖數計數值；比較有效定時脈沖數計數值和有效定時脈沖閾值，當脈沖數達到參數管理模塊給出的有效定時脈沖閾值時，即有效定時脈沖閾值小于等于N的正整數時，產生一個時鐘周期的脈沖輸出信號，作為基準定時脈沖輸出；產生后的基準定時信號，經延遲清零模塊延遲M個周期清出系統各狀態及定時鎖存信號，將信號置零；其中M個周期是參數管理模塊給出的預定閥值，M≤N。所述的基準定時判決及產生模塊包括流水相加器、比較器、單脈沖產生模塊，輸入的定時鎖存信號經流水相加器進行兩兩流水相加，相加得到的結果再進行一次兩兩相加，通過幾級相加得到有效定時脈沖數計數值；當通道N為奇數時，最后一個通道加0。有效定時脈沖數計數值與有效定時脈沖閾值進行通過比較器進行比較，若有效定時脈沖數計數值大于等于有效定時脈沖閾值，則輸出高電平，否則輸出低電平。比較器輸出電平信號送入單脈沖產生模塊中，當比較器輸出信號電平從低向高轉換時，單脈沖產生器產生一個時鐘周期的脈沖信號輸出，該脈沖信號即可作為基準定時脈沖。有益效果：本專利技術采用多個輸入通道定時進行判決產生基準定時，可靠性高，能容忍系統出現以下錯誤：a.個別光纖的定時信號嚴重超前或滯后，指個別光纖的定時脈沖到達時間相對于其他通道超前或滯后很長時間；b.個別通道數據誤碼率高，產生錯誤的定時脈沖信號；c.個別光纖物理通道不正常，導致數據輸入，因此無定時脈沖輸入的錯誤。本專利技術參數化配置，通用性強，可適用于不同輸入通道數。附圖說明圖1數字陣列雷達DBF系統基準定時產生模塊框圖。圖2基準定時產生時序圖。圖3有效定時脈沖個數判決原理。具體實施方式下面結合附圖，對本專利技術作進一步詳細說明。如圖1所示，本專利技術提供的一種數字陣列雷達DBF系統基準定時產生模塊，包括：參數管理1，用于系統參數的配置和管理，包含有效定時個數閾值、延遲清零等待時鐘周期數；延遲清零模塊2，用于基準定時脈沖產生后對系統各狀態的清零，以進行下一個基準定時產生；定時脈沖鎖存模塊3，在各定時脈沖到來時產生定時鎖存信號，在清零信號到來時，對鎖存信號進行清零；基準定時判決及產生模塊4，對到來的定時鎖存信號進行計數、比較、產生基準定時脈沖信號輸出；時鐘模塊5，產生各模塊的工作時鐘，在DBF系統中，可與其他模塊共用一個時鐘模塊。本模塊的實現方法和步驟如下所示：a.通道1～N(N為大于1的正整數)的定時脈沖到來時，定時脈沖鎖存模塊3產生鎖存各通道定時脈沖，即當該通道定時脈沖到來時，該通道輸出信號置為高電平；b.經基準定時判決及產生模塊4通過對定時鎖存信號兩兩流水相加得到當前到來的有效定時脈沖數計數值；c.比較有效定時脈沖數計數值和有效定時脈沖閾值，當脈沖數達到參數管理1模塊給出的有效定時脈沖閾值(小于等于N的正整數)時，產生一個時鐘周期的脈沖輸出信號，作為基準定時脈沖輸出；d.產生后的基準定時信號，經延遲清零模塊2延遲M個周期清出系統各狀態及步驟a得到的定時鎖存信號，將信號置零；其中M個周期是參數管理1模塊給出的預定閥值，M≤N。圖2描述了基準定時產生的時序關系圖，以輸入4通道為例，有效定時閾值為2，延遲清零周期數為32。如圖2，時鐘信號由時鐘模塊5產生。定時脈沖信號通過通道1至通道4進入定時脈沖鎖存模塊3，持續時間分別為1個時鐘周期。通道1～通道4定時脈沖信號經定時脈沖鎖存模塊鎖存后產生定時鎖存信號(通道1～通道4)。由圖2可看出，通道3定時脈沖首先到來，通道1定時脈沖其次到來，在通道3和通道1定時脈沖到來后，到來的定時脈沖數已滿足系統有效定時閾值數(閾值為2)的要求，產生了基準定時脈沖輸出，給DBF后續各模塊使用。圖3描述了到來的定時脈沖數判決原理，輸入的定時鎖存信號經流水相加器6進行相加，得到當前到來的有效定時脈沖數目。四通道流水相加器6的工作原理：通道1與通道2相加，通道3與通道4相加，兩者得到的結果再進行一次相加，實時得到輸入有效定時計數值，對于多個通道處理有相似結構，即先完成輸入通道的兩兩相加，奇數個數最后一個通道加0，相加得到的結果再進行一次兩兩相加，通過幾級相加得到有效定時脈沖計數。有效定時計數值與有效定時閾值進行通過比較器7進行比較，若有效定時計數值大于等于有效定時閾值，則輸出高電平，否則輸出低電平。比較器7輸出電平信號送入單脈沖產生8模塊中，當比較器7輸出信號電平從低向高轉換時，單脈沖產生器產生一個時鐘周期的脈沖信號輸出，該脈沖信號即可作為基準定時脈沖。在基準定時脈沖產生后，延遲清零2模塊中的延遲等待計數器開始計數，當計數達到延遲等待值(閾值設為32)時，產生一個脈沖的清零信號。清零信號到來時，各定時鎖存信號狀態清至0，同時計數器值置0，完成一個基準定時脈沖的產生。以上所述僅為本專利技術的優選實施例而已，并不限制于本專利技術，對于本領域的技術人員來說，本專利技術可以有各種更改和變化。凡在本專利技術的精神和原則之內，所作的任何修改、等同替換、改進等，均應包含在本專利技術的權利要求范圍之內。本文檔來自技高網...

【技術保護點】
一種數字陣列雷達DBF系統基準定時產生模塊，其特征在于：包括：參數管理(1)，用于系統參數的配置和管理，包含有效定時個數閡值、延遲清零等待時鐘周期數；延遲清零模塊(2)，用于基準定時脈沖產生后對系統各狀態的清零，以進行下一個基準定時產生；定時脈沖鎖存模塊(3)，在各定時脈沖到來時產生定時鎖存信號，在清零信號到來時，對鎖存信號進行清零；基準定時判決及產生模塊(4)，對到來的定時鎖存信號進行計數、比較、產生基準定時脈沖信號輸出；時鐘模塊(5)，產生各模塊的工作時鐘，在DBF系統中，可與其他模塊共用一個時鐘模塊；通道1～N的定時脈沖到來時，定時脈沖鎖存模塊(3)產生鎖存各通道定時脈沖，即當該通道定時脈沖到來時，該通道輸出信號置為高電平，其中N為大于1的正整數；經基準定時判決及產生模塊(4)通過對定時鎖存信號兩兩流水相加得到當前到來的有效定時脈沖數計數值；比較有效定時脈沖數計數值和有效定時脈沖閡值，當脈沖數達到參數管理(1)模塊給出的有效定時脈沖閡值時，即有效定時脈沖閡值小于等于N的正整數時，產生一個時鐘周期的脈沖輸出信號，作為基準定時脈沖輸出；產生后的基準定時信號，經延遲清零模塊(2)延遲M個周期清出系統各狀態及定時鎖存信號，將信號置零；其中M個周期是參數管理(1)模塊給出的預定閥值，M≤N。...

【技術特征摘要】
1.一種數字陣列雷達DBF系統基準定時產生模塊，其特征在于：包括：參數管理(1)，用于系統參數的配置和管理，包含有效定時個數閾值、延遲清零等待時鐘周期數；延遲清零模塊(2)，用于基準定時脈沖產生后對系統各狀態的清零，以進行下一個基準定時產生；定時脈沖鎖存模塊(3)，在各定時脈沖到來時產生定時鎖存信號，在清零信號到來時，對鎖存信號進行清零；基準定時判決及產生模塊(4)，對到來的定時鎖存信號進行計數、比較、產生基準定時脈沖信號輸出；時鐘模塊(5)，產生各模塊的工作時鐘；通道1～N的定時脈沖到來時，定時脈沖鎖存模塊(3)產生鎖存各通道定時脈沖，即當該通道定時脈沖到來時，該通道輸出信號置為高電平，其中N為大于1的正整數；經基準定時判決及產生模塊(4)通過對定時鎖存信號兩兩流水相加得到當前到來的有效定時脈沖數計數值；比較有效定時脈沖數計數值和有效定時脈沖閾值，當脈沖數達到參數管理(1)模塊給出的有效定時脈沖閾值時，即有效定時脈沖閾值小于等于N的正整數時，產生一個時鐘周期的脈沖輸出信號，作為基準定時脈沖輸出；產生后的基準定時信號，經延遲清零模塊(2)延遲M個周期清出系統各狀態及定時鎖存信號，將信號置零；其中M個周期是參數管理(1)模塊給出的預定閾值，M≤N；所述的基準定時判決及產生模塊(4)包括流水相加器(6)、比較器(7)、單脈沖產生(8)模塊，輸入的定時鎖存信號經流水相加器(6)進行兩兩流水相加，相加得到的結果再進行一次兩兩相加，通過幾級相加得到有效定時脈沖數計數值；當通道N為奇數時，最后一個通道加0；有效定時脈沖數計數值與有效定時脈沖閾值進行通過比較器(7)進行比較，若有效定時脈沖數計數值大于等于有效定時脈沖閾值，則輸出高電平，否則輸出低電平；比較器(7)輸出電平信號送入單脈沖產生(8)模塊中，當比較器(7)輸出信號...

【專利技術屬性】
技術研發人員：凌元，
申請(專利權)人：中國電子科技集團公司第十四研究所，
類型：發明
國別省市：江蘇;32