半導體器件有源區結構的制造方法及用該方法制造的產品技術

本發明專利技術公開了一種半導體器件有源區結構的制造方法及用該方法制造的產品。通過該方法，可簡化現有工藝，并能夠獲得良好、可控的應力層。該方法包括：在襯底上依次形成氧化硅層和氮化硅層；刻蝕所述氮化硅層，氧化硅層以及襯底，形成隔離溝槽；在所述隔離溝槽內壁沉積張應力氧化物層，所述張應力氧化物層的厚度小于隔離溝槽的深度；對所述張應力氧化物層進行紫外線輻射處理，以形成張應力增強的氧化物層。

【技術實現步驟摘要】

本專利技術涉及半導體器件的制造領域，尤其涉及用于制造半導體器件有源區結構的方法及通過該方法制造的產品。
技術介紹
隨著納米加工技術的迅速發展，晶體管的特征尺寸已進入納米級。通過等比例縮小的方法提高當前主流硅CMOS器件的性能受到越來越多物理、工藝的限制。為了使集成電路技術能延續摩爾定律所揭示的發展速度，必須開發與硅工藝兼容的新材料、新結構和新性質。近年來，應變娃(Strained Si)技術由于在提高CMOS器件性能方面的卓越表現而備受關注。例如，通過在溝道中引入適當的壓應力和張應力能分別提高PMOS的空穴遷移率和NMOS的電子遷移率。典型的PMOS應變硅器件可通過外延SiGe源漏引入溝道壓應力，利用源漏和溝道的晶格常數失配控制應變大小，進而改善空穴遷移率；而對于NMOS應變硅器件則可通過淀積SiN薄膜弓I入溝道張應力，利用SiN薄膜的高本征應力控制應變大小，進而改善電子遷移率。因此，通過工藝、材料、結構參數的優化設計，研究半導體納米器件中應力、應變的控制有重要的科學意義和實用價值。現有技術提供一種用于增加張應力的方法。該方法主要包括兩個階段:沉積階段和鍵重構階段。在沉積階段中，通過高密度等離子體化學氣相沉積(HDPCVD)在襯底上形成氧化硅層，所沉積的氧化硅層的厚度在1000埃至7000埃之間。所產生的氧化硅層的張應力在O至500MPa之間。在鍵重構階段，利用紫外線(UV)處理氧化硅層，從氧化硅層中去除H2O或OH基團，從而在膜中引起高的張應力。圖1示出根據現有技術的利用張應力氧化物填充隔離溝槽的CMOS器件100。隔離溝槽110和120分別包括高張應力氧化物。圖2A至圖2C中具體地示出了在隔離溝槽中形成張應力層的過程的剖面示意圖。如圖2A所示，通過高密度等離子體化學氣相沉積(HDP CVD)在隔離溝槽上形成氧化硅層203，該氧化硅層203的厚度約為6000埃。然后，如圖2B所示，通過化學機械拋光對沉積在隔離溝槽上的氧化硅層203進行拋光減薄，直至氮化硅層201停止。最后，除去SiN層201和氧化硅層202，得到如圖2C所示的被完全填充的隔離溝槽210。在形成氧化硅層203之后，可對其進行紫外線輻射處理，以增強該層中的張應力。然而，由于上述處理過程中，所生成的氧化硅層203的厚度太厚，約為6000埃，特別是中間部分，紫外線處理可能無法完全穿透進入溝槽，從而無法充分改變溝槽中膜的特性。另一方面，當前的很多種半導體器件中，隔離溝槽在側壁上形成，在這種隔離溝槽中通過HDP CVD形成致密無孔的氧化硅結構是困難的，并且這種結構還會阻礙紫外線處理，使得紫外線難以穿過所有的氧化硅結構，從而無法獲得理想的膜特性。因此，需要一種改進的增強半導體器件有源區中的張應力的方法。
技術實現思路
本專利技術提供了一種用于提高半導體器件有源區應力的方法，該方法能夠增強半導體器件有源區中的張應力，提高器件的電子遷移率。該方法包括:根據本專利技術的一個方面，提供一種用于制造半導體器件有源區結構的方法，所述方法包括:在襯底上依次形成氧化硅層和氮化硅層；刻蝕所述氮化硅層，氧化硅層以及襯底，形成隔離溝槽；在所述隔離溝槽內壁沉積張應力氧化物層，所述張應力氧化物層的厚度小于隔離溝槽的深度；對所述張應力氧化物層進行紫外線輻射處理，以形成張應力增強的氧化物層。根據本專利技術的一個方面，前述方法中，張應力氧化物層通過等離子體增強化學氣相沉積、旋涂沉積、快速氣相沉積或可流動膜沉積來形成。根據本專利技術的一個方面，前述方法中，張應力氧化物層是共形氧化物層。根據本專利技術的一個方面，前述方法中，張應力氧化物層是氧化硅層。根據本專利技術的一個方面，前述方法中，紫外線輻射處理的時間是2秒至10分鐘。根據本專利技術的一個方面，前述方法還包括:在所述張應力增強的氧化物層上沉積填充氧化物層，以填充隔離溝槽。根據本專利技術的一個方面，前述方法中，填充氧化物層是通過旋涂工藝形成的旋涂氧化物。根據本專利技術的一個方面，前述方法中，填充氧化物層通過可溶于水的石墨烯氧化物來形成。根據本專利技術的一個方面，前述方法中，在襯底中形成隔離溝槽之后，還包括:去除隔離溝槽開口處的部分氧化硅層和部分氮化硅層；在所述隔離溝槽的表面上形成氧化物襯墊。根據本專利技術的一個方面，前述方法中，氧化物襯墊通過爐管加熱氧化形成。與現有技術相比，本專利技術的優點包括:本專利技術的工藝簡單，通過在隔離溝槽的表面上沉積張應力氧化物層并且對該張應力氧化物層進行紫外線輻射處理，可形成張應力增強的氧化物層，從而在半導體器件的有源區中形成張應力，而不會對制造效率造成不利影響。張應力氧化物層厚度小于隔離溝槽的深度，這減少了形成較厚張應力氧化物層所需的處理時間。在美國專利US7622162B1中，所形成的張應力氧化物層的厚度約為6000埃，因此該氧化物層已經遠遠超過了溝槽頂端的氮化硅層。與之相反，本專利技術的張應力氧化物層的厚度僅為100埃至900埃，小于隔離溝槽的深度。僅形成較薄的張應力氧化物層不僅可降低由HDP CVD工藝導致的高成本問題還有助于提高UV輻射的效率，因為張應力氧化物層的厚度較薄，UV輻射能夠容易地穿過整個氧化物層，從而獲得良好、可控的應力層。此外，由于在隔離溝槽中沉積的張應力氧化物層很薄，因此不需要在沉積之后對該氧化物層進行化學機械拋光過程，從而避免化學機械拋光對芯片造成的不利影響，并且簡化了工藝步驟。【附圖說明】為了進一步闡明本專利技術的各實施例的以上和其他優點和特征，將參考附圖來呈現本專利技術的各實施例的更具體的描述。可以理解，這些附圖只描繪本專利技術的典型實施例，因此將不被認為是對其范圍的限制。在附圖中，為了清楚明了，放大了層和區域的厚度。相同或相應的部件將用相同或類似的標記表示。圖1示出根據現有技術的利用張應力氧化物填充隔離溝槽的CMOS器件。圖2A至圖2C中示出根據現有技術的在隔離溝槽中形成張應力層的過程的剖面示意圖。圖3A至圖3F示出根據本專利技術的在隔離溝槽中形成張應力層的過程的剖面示意圖。圖4示出根據本專利技術的在隔離溝槽中形成張應力層的方法的流程圖。【具體實施方式】在以下的描述中，參考各實施例對本專利技術進行描述。然而，本領域的技術人員將認識到可在沒有一個或多個特定細節的情況下或者與其它替換和/或附加方法、材料或組件一起實施各實施例。在其它情形中，未示出或未詳細描述公知的結構、材料或操作以免使本專利技術的各實施例的諸方面晦澀。類似地，為了解釋的目的，闡述了特定數量、材料和配置，以便提供對本專利技術的實施例的全面理解。然當前第1頁1 2 本文檔來自技高網...

【技術保護點】
一種用于制造半導體器件有源區結構的方法，所述方法包括：在襯底上依次形成氧化硅層和氮化硅層；刻蝕所述氮化硅層，氧化硅層以及襯底，形成隔離溝槽；在所述隔離溝槽內壁沉積張應力氧化物層，所述張應力氧化物層的厚度小于隔離溝槽的深度；對所述張應力氧化物層進行紫外線輻射處理，以形成張應力增強的氧化物層。

【技術特征摘要】

【專利技術屬性】
技術研發人員：張海洋，王冬江，
申請(專利權)人：中芯國際集成電路制造上海有限公司，
類型：發明
國別省市：上海;31