增加流水線模數轉換器余量放大器建立時間的ADC結構制造技術

本實用新型專利技術公開了一種增加流水線模數轉換器余量放大器建立時間的ADC結構。該ADC結構具有三級或三級以上的子電路。流水線Stage1包含一個Sub-adc、Sub-dac和余量放大器RA電路。流水線Stage1的跟隨相位只占整個采樣周期的一小部分，大部分的時間被用于余量放大器的輸出建立。流水線Stage2除了包含上述流水線Stage1的子電路外，還包括2個信號通路chA、chB。這兩個通路通過開關切換實現對流水線Stage1的輸出的跟隨。流水線Backend是一級或多級ADC電路。本實用新型專利技術在固定的采樣率下，通過增加流水線Stage1余量放大器的建立時間，來降低運放單位帶寬增益積要求，從而減小流水線Stage1的運放的功耗。最終實現ADC的低功耗設計。

【技術實現步驟摘要】

本技術涉及半導體集成電路
，特別涉及模數轉換器的電路結構。
技術介紹
在過去的幾十年中，集成電路技術得到了迅猛的發展。特別是以通訊為首的電子系統，向著高速率、高性能、高集成度、低成本的方向不斷向前發展。這就對系統中的各個模塊提出了更高的要求。如模數轉換器。系統要求提高模數轉換器的采樣速率、量化精度等要求的同時，也希望提高模數轉換器的轉換效率，降低其功耗。隨著采樣速率的提高，流水線模數轉換器的MDAC的建立時間變短。對于傳統的流水線電路結構，只能通過增加運算放大器的功耗來提高帶寬，提高MDAC的建立速度。然而，在同一工藝條件不變的前提下，通過增加功耗并不能有效地提高高速運算放大器的帶寬。而且，在增加運算放大器的帶寬的同時，會降低其直流增益，降低MDAC的有效建立精度。雖然通過增加奇數級流水線的余量放大時間，可以降低奇數級流水線的運算放大器的帶寬要求，降低電路的設計難度。但是偶數級流水線的余量放大時間被壓縮，增加了偶數級電路的設計難度。這種方法并沒有完全解決流水線模數轉換器采樣速率和MDAC建立時間之間的矛盾。
技術實現思路
為解決上述現有的缺點，本技術所要解決的技術問題是提供一種流水線模數轉換器電路，可以在不降低轉換速率的前提下增加余量放大器的建立時間。為達成以上所述的目的，本技術的增加流水線模數轉換器余量放大器建立時間的ADC結構采取如下技術方案:—種增加流水線模數轉換器余量放大器建立時間的ADC結構，包含流水線Stagel、流水線Stage2、流水線Backend ;所述的流水線Stagel包含一個Sub-adc、一個Sub-dac、一個余量放大器RA ;所述流水線Stagel的工作狀態主要在輸入跟隨track、余量放大amp這兩個相位之間切換；余量放大amp的時間占據了大部分的采樣周期；所述的流水線Stage2包含一個Sub-adc、一個Sub_dac、一個余量放大器RA和信號通道chA、信號通道chB ;每個通道都要在輸入跟隨track、余量放大amp和等待waiting這三個狀態之間來回切換。所述的流水線Backend包含了一級或者多級流水線ADC ;流水線Backend的輸入為流水線Stage2的輸出；流水線Backend的輸入跟隨狀態和余量放大狀態各占半個采樣周期。采用如上技術方案的本技術，具有如下有益效果:本技術在固定的采樣率下，通過增加流水線Stagel余量放大器的建立時間，來降低運放單位帶寬增益積要求，從而減小流水線Stagel的運放的功耗。最終實現ADC的低功耗設計?！靖綀D說明】圖1(a)為本技術時間交織流水線模數轉換器的電路結構圖。圖1(b)為本技術時間交織流水線模數轉換器的工作相位圖。圖2為本技術中流水線Stagel的時鐘信號產生電路及其輸入輸出時鐘時序圖。圖3(a)為本技術中流水線Stage2的電路結構圖。圖3(b)為本技術中流水線Stage2電路的工作時序圖。圖4為本技術中流水線Stagel、流水線Stage2、流水線Backend的輸入時鐘時序圖?！揪唧w實施方式】為了進一步說明本技術，下面結合附圖進一步進行說明:下面結合附圖對本技術作進一步描述。以下實施例僅用于更加清楚地說明本技術的技術方案，而不能以此來限制本技術的保護范圍。本技術的電路結構如圖1 (a)所示。包含流水線Stagel、流水線Stage2、流水線Backend。圖1 (b)是本技術模數轉換器各級電路的工作相位。流水線Stagel的電路結構和傳統的流水線一樣。但是它的余量放大相位占據了大部分的量化周期。這就降低了流水線Stagel的運算放大器的功耗、設計難度。圖2是用于產生流水線Stagel的輸入時鐘的電路，及其輸入輸出波形。Clkin是輸入時鐘信號，頻率等于采樣速率的2倍。StglClkin是流水線Stagel的輸入時鐘，產生流水線Stagel需要的其它時鐘信號。當時鐘StglClkin為低電平時，流水線Stagel處于輸入跟隨狀態。當時鐘StglClkin為高電平時，流水線Stagel處于余量放大狀態。圖3(a)是流水線Stage2的電路結構。該電路結構比傳統的流水線電路多了一個信號通路。圖1(a)中，流水線Stage2的信號通路chA，由圖3(a)的開關SA1、開關SA2、開關SA3和采樣電容CsA組成；流水線Stage2的信號通路chB，由圖3(a)的開關SBl、開關SB2、開關SB3和采樣電容CsB組成。圖3(b)是流水線Stage2的電路的工作時序。信號Clkin是模數轉換器的輸入時鐘信號。信號StglClkin是流水線Stagel的輸入時鐘。流水線Stage2的信號通路chA、信號通路chB的工作頻率只有模數轉換器采樣率的一半。這個兩個通道，需要工作在不同的時鐘相位，完成對流水線Stagel的輸出的采樣。時鐘信號stg2Clkin為高電平時，信號通路chA工作；stg2Clkin為低電平時，信號通路chB工作。時鐘StglClkin為高電平，流水線Stagel處于余量放大相位。當stg2Clkin為高電平時，開關SA1、開關SA2閉合，采樣電容CsA跟隨流水線Stagel的輸出。在時鐘StglClkin的下降沿到來前，開關SAl斷開，信號通路chA的采樣結束。流水線Stage2的Sub-adc電路在開關SAl斷開的瞬間，量化流水線Stagel的輸出。隨后斷開開關SA2，閉合開關SA3。當開關SA3閉合時，流水線Stage2的運算放大器處于放大狀態。電容CsA上的電荷轉移到電容Cf上。運算放大器用于余量放大的時間長度和傳統的模數轉換器一樣。即一個Clkin時鐘周期，或者是半個模數轉換器的周期。余量放大過程結束后，開關SA3斷開，開關S4閉合。此時，運算放大器進入復位狀態。復位時間長度和余量放大的時間長度相同。當時鐘StglClkin為高電平，而stg2Clkin為低電平時。開關SB1、開關SB2閉合，采樣電容CsB跟隨流水線Stagel的輸出。雖然此時流水線Stage2的運算放大器處于放大狀態，但是開關SB3斷開，可以避免通道chB的信號對運算放大器的干擾。在時鐘StglClkin的下降沿到來前，開關SBl斷開，信號通路chB的采樣結束。流水線Stage2的Sub-adc電路在開關SBl斷開的瞬間，量化流水線Stagel的輸出。隨后斷開開關SB2，閉合開關SB3。當開關SB3閉合時，流水線Stage2的運算放大器處于放大狀態。電容CsB上的電荷轉移到電容Cf上。余量放大過程結束后，開關SB3斷開，開關S4閉合。此時，運算放大器進入復位狀態。在本技術中，流水線Stage2的運算放大器工作在放大和復位狀態的時間長度和傳統的流水線電路一樣。流水線Backend可以采用傳統的流水線電路。圖4是流水線Stage 1、流水線Stage2、流水線Backend的輸入時鐘。當時鐘backendClkin為低電平時，跟隨流水線Stage2的輸出；當時鐘backendClkin為高電平時，流水線Backend對余量進行放大。在本技術的流水線模數轉換器中，合并各級流水線只包含一個Sub-adc電路。直接采用傳統本文檔來自技高網...

【技術保護點】
一種增加流水線模數轉換器余量放大器建立時間的ADC結構，包含流水線Stage1、流水線Stage2、流水線Backend；其特征在于：：所述的流水線Stage1包含一個Sub?adc、一個Sub?dac、一個余量放大器RA；所述流水線Stage1的工作狀態主要在輸入跟隨track、余量放大amp這兩個相位之間切換；余量放大amp的時間占據了大部分的采樣周期；所述的流水線Stage2包含一個Sub?adc、一個Sub?dac、一個余量放大器RA和信號通道chA、信號通道chB；每個通道都要在輸入跟隨track、余量放大amp和等待waiting這三個狀態之間來回切換。

【技術特征摘要】

【專利技術屬性】
技術研發人員：廖浩勤，嚴偉，
申請(專利權)人：西安啟微迭儀半導體科技有限公司，
類型：新型
國別省市：陜西;61