具有無損壞選擇柵極的分離柵閃存結構及其制造方法技術

本發(fā)明專利技術提供了一種制造一對分離柵閃存單元的半導體結構的方法。在半導體襯底上形成間隔開的一對選擇柵極；并且形成填充選擇柵極之間的中心區(qū)的犧牲間隔件。沿著選擇柵極的側壁并且在犧牲間隔件和選擇柵極的頂面上方共形地形成電荷捕獲介電層；以及在電荷捕獲介電層上方和橫向鄰接電荷捕獲介電層的位置處形成對應于一對選擇柵極的一對存儲柵極。本發(fā)明專利技術還提供了形成的半導體結構。本發(fā)明專利技術涉及具有無損壞選擇柵極的分離柵閃存結構及其制造方法。

【技術實現(xiàn)步驟摘要】

本專利技術涉及。
技術介紹
閃存是一種可電擦除和重新編程的電非易失性計算機存儲介質(zhì)。它廣泛用在各種商業(yè)和軍用電子器件和裝備中。為了存儲信息，閃存包括可尋址的存儲單元陣列，通常由浮置柵極晶體管制成。閃存單元的常見類型包括疊柵存儲單元和分柵存儲單元。相比于疊柵存儲單元，分柵存儲單元具有若干優(yōu)勢，諸如較低的功耗、較高的注入效率、對短溝道效應較低的敏感性和較高的擦除免疫力。
技術實現(xiàn)思路
為了解決現(xiàn)有技術中的問題，本專利技術提供了一種集成電路(1C)，包括:分離柵閃存單元，所述IC包括:半導體襯底，包括第一源極/漏極區(qū)和第二源極/漏極區(qū)；選擇柵極，布置在所述半導體襯底上方，并且具有鄰近所述第二源極/漏極區(qū)的外側壁和鄰近所述第一源極/漏極區(qū)的內(nèi)側壁；存儲柵極，布置在所述第一源極/漏極區(qū)和所述選擇柵極的內(nèi)側壁之間的半導體襯底上方，并且所述存儲柵極的外側壁鄰近所述第一源極/漏極區(qū)且所述存儲柵極的內(nèi)側壁鄰近所述選擇柵極的內(nèi)側壁；電荷捕獲電介質(zhì)，布置在所述存儲柵極和所述選擇柵極的內(nèi)側壁之間，并且布置在所述存儲柵極下方；外圍側壁結構，布置在所述存儲柵極的外側壁和所述第一源極/漏極區(qū)之間的半導體襯底上方；以及中心側壁結構，布置在所述選擇柵極的外側壁和所述第二源極/漏極區(qū)之間的半導體襯底上方，其中，布置在所述半導體襯底之上的所述中心側壁結構的底面遠高于所述外圍側壁結構的底面。在上述IC中，還包括:中心側壁電介質(zhì),布置在所述中心側壁結構和所述半導體襯底之間；以及外圍側壁電介質(zhì)，布置在所述外圍側壁結構和所述半導體襯底之間，其中，所述位于所述中心側壁結構和所述半導體襯底之間的所述中心側壁電介質(zhì)的電介質(zhì)厚度大于位于所述外圍側壁結構和所述半導體襯底之間的所述外圍側壁電介質(zhì)的電介質(zhì)厚度。在上述IC中，還包括:中心側壁電介質(zhì),布置在所述中心側壁結構和所述半導體襯底之間；以及外圍側壁電介質(zhì)，布置在所述外圍側壁結構和所述半導體襯底之間，其中，所述位于所述中心側壁結構和所述半導體襯底之間的所述中心側壁電介質(zhì)的電介質(zhì)厚度大于位于所述外圍側壁結構和所述半導體襯底之間的所述外圍側壁電介質(zhì)的電介質(zhì)厚度；其中，所述中心側壁電介質(zhì)進一步布置在所述選擇柵極和所述中心側壁結構的相鄰側壁之間。在上述IC中，還包括:中心側壁電介質(zhì),布置在所述中心側壁結構和所述半導體襯底之間；以及外圍側壁電介質(zhì)，布置在所述外圍側壁結構和所述半導體襯底之間，其中，所述位于所述中心側壁結構和所述半導體襯底之間的所述中心側壁電介質(zhì)的電介質(zhì)厚度大于位于所述外圍側壁結構和所述半導體襯底之間的所述外圍側壁電介質(zhì)的電介質(zhì)厚度；其中，所述外圍側壁電介質(zhì)是本征氧化物。在上述IC中，其中，所述外圍側壁結構與所述電荷捕獲電介質(zhì)的側壁鄰接。在上述IC中，其中，所述外圍側壁結構與所述半導體襯底的頂面鄰接。在上述IC中，進一步包括:側部密封件，形成在所述電荷捕獲電介質(zhì)上方并且與所述存儲柵極和所述外圍側壁結構橫向鄰接。在上述IC中，其中，所述半導體襯底進一步包括第三源極/漏極區(qū)，所述第三源極/漏極區(qū)布置在所述第二源極/漏極區(qū)相對于所述第一源極/漏極區(qū)的相對側上，并且其中，所述IC進一步包括:第二選擇柵極，布置在所述半導體襯底上方，并且具有鄰近所述第二源極/漏極區(qū)的外側壁和鄰近所述第三源極/漏極區(qū)的內(nèi)側壁；第二存儲柵極，布置在所述第三源極/漏極區(qū)和所述第二選擇柵極的內(nèi)側壁之間的半導體襯底上方，并且所述第二存儲柵極的外側壁鄰近所述第三源極/漏極區(qū)且所述第二存儲柵極的內(nèi)側壁鄰近所述第二選擇柵極的內(nèi)側壁；第二電荷捕獲電介質(zhì)，布置在所述第二存儲柵極和所述第二選擇柵極的內(nèi)側壁之間，并且布置在所述第二存儲柵極下方；第二外圍側壁結構，布置在所述第二存儲柵極的外側壁和所述第三源極/漏極區(qū)之間的半導體襯底上方；以及第二中心側壁結構，布置在所述第二選擇柵極的外側壁和所述第二源極/漏極區(qū)之間的半導體襯底上方，其中，布置在所述半導體襯底之上的所述第二中心側壁結構的底面遠高于所述第二外圍側壁結構的底面。根據(jù)本專利技術的另一個方面，提供了一種制造一對分離柵閃存單元的半導體結構的方法，所述方法包括:在半導體襯底上形成間隔開的一對選擇柵極；形成填充所述選擇柵極之間的中心區(qū)的犧牲間隔件；沿著所述選擇柵極的側壁并且在所述犧牲間隔件和所述選擇柵極的頂面上方共形地形成電荷捕獲介電層；以及在所述電荷捕獲介電層上方和橫向鄰接所述電荷捕獲介電層的位置處形成對應于所述一對選擇柵極的一對存儲柵極。在上述方法中，進一步包括:形成所述電荷捕獲介電層以在所述選擇柵極之間的所述中心區(qū)上方線性延伸。在上述方法中，進一步包括:去除所述電荷捕獲介電層在所述選擇柵極和所述犧牲間隔件的頂面上方形成的部分，而保留所述電荷捕獲介電層的布置在所述選擇柵極和所述存儲柵極的相鄰側壁之間的部分以及布置在所述半導體襯底和所述存儲柵極之間的部分；以及在去除所述電荷捕獲介電層的部分的操作之后，去除所述犧牲間隔件。在上述方法中，進一步包括:形成共形地作為所述中心區(qū)的內(nèi)襯的襯墊；以及在所述襯墊上方形成所述犧牲間隔件，并且所述犧牲間隔件填充所述中心區(qū)。在上述方法中，進一步包括:形成共形地作為所述中心區(qū)的內(nèi)襯的襯墊；以及在所述襯墊上方形成所述犧牲間隔件，并且所述犧牲間隔件填充所述中心區(qū)；進一步包括:由介電材料形成所述襯墊；以及由導電材料形成所述犧牲間隔件。在上述方法中，進一步包括:形成共形地作為所述中心區(qū)的內(nèi)襯的襯墊；以及在所述襯墊上方形成所述犧牲間隔件，并且所述犧牲間隔件填充所述中心區(qū)；進一步包括:形成具有與所述選擇柵極的頂面大約共平面的頂面的所述襯墊和所述犧牲間隔件。在上述方法中，進一步包括:形成共形地作為所述中心區(qū)的內(nèi)襯的襯墊；以及在所述襯墊上方形成所述犧牲間隔件，并且所述犧牲間隔件填充所述中心區(qū)；進一步包括:在形成所述電荷捕獲介電層之后，從所述中心區(qū)去除所述犧牲間隔件；在所述中心區(qū)中的所述襯墊上方和橫向鄰接所述襯墊的位置處形成對應于所述一對選擇柵極的一對間隔開的中心側壁結構；以及在所述中心區(qū)外側的所述半導體襯底上方和橫向鄰接所述半導體襯底的位置處形成對應于所述一對存儲柵極的一對外圍側壁結構。在上述方法中，進一步包括:形成共形地作為所述中心區(qū)的內(nèi)襯的襯墊；以及在所述襯墊上方形成所述犧牲間隔件，并且所述犧牲間隔件填充所述中心區(qū)；進一步包括:在形成所述電荷捕獲介電層之后，從所述中心區(qū)去除所述犧牲間隔件；在所述中心區(qū)中的所述襯墊上方和橫向鄰接所述襯墊的位置處形成對應于所述一對選擇柵極的一對間隔開的中心側壁結構；以及在所述中心區(qū)外側的所述半導體襯底上方和橫向鄰接所述半導體襯底的位置處形成對應于所述一對存儲柵極的一對外圍側壁結構；進一步包括:在具有比第二介電區(qū)域更大厚度的第一介電區(qū)域上方形成所述中心側壁結構，其中，在所述第二介電區(qū)域上方形成有所述外圍側壁結構，所述第一介電區(qū)域和所述第二介電區(qū)域分別從大約與所述半導體襯底的頂面平齊處延伸至大約與所述中心側壁結構和所述外圍側壁結構的底面平齊處。在上述方法中，進一步包括:形成共形地作為所述中心區(qū)的內(nèi)襯的襯墊；以及在所述襯墊上方形成所述犧牲間隔件，并且所述犧牲間隔件填充所述中心區(qū)；進一步包括:在形成所述電荷捕獲介電層之后，從所述中心區(qū)去除所述犧牲間隔件；在本文檔來自技高網(wǎng)...

【技術保護點】
一種集成電路(IC)，包括：分離柵閃存單元，所述IC包括：半導體襯底，包括第一源極/漏極區(qū)和第二源極/漏極區(qū)；選擇柵極，布置在所述半導體襯底上方，并且具有鄰近所述第二源極/漏極區(qū)的外側壁和鄰近所述第一源極/漏極區(qū)的內(nèi)側壁；存儲柵極，布置在所述第一源極/漏極區(qū)和所述選擇柵極的內(nèi)側壁之間的半導體襯底上方，并且所述存儲柵極的外側壁鄰近所述第一源極/漏極區(qū)且所述存儲柵極的內(nèi)側壁鄰近所述選擇柵極的內(nèi)側壁；電荷捕獲電介質(zhì)，布置在所述存儲柵極和所述選擇柵極的內(nèi)側壁之間，并且布置在所述存儲柵極下方；外圍側壁結構，布置在所述存儲柵極的外側壁和所述第一源極/漏極區(qū)之間的半導體襯底上方；以及中心側壁結構，布置在所述選擇柵極的外側壁和所述第二源極/漏極區(qū)之間的半導體襯底上方，其中，布置在所述半導體襯底之上的所述中心側壁結構的底面遠高于所述外圍側壁結構的底面。

【技術特征摘要】
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【專利技術屬性】
技術研發(fā)人員：曾元泰，劉銘棋，吳常明，劉世昌，
申請(專利權)人：臺灣積體電路制造股份有限公司，
類型：發(fā)明
國別省市：中國臺灣;71