支持壓力測試的具有柵極鉗位的驅動器電路制造技術

本發明專利技術的實施方式涉及支持壓力測試的具有柵極鉗位的驅動器電路。生成器電路被耦合以對功率晶體管的柵極端子施加控信號，以驅動輸出節點。生成基準電壓，基準電壓具有作為控制信號的基準的第一電壓值并且具有用于在壓力測試中使用的更高的第二電壓值。在基準電壓和功率晶體管柵極之間提供鉗位電路以在兩種模式中進行工作。在一種模式中，鉗位電路在生成器電路施加控制信號時施加第一鉗位電壓以對功率晶體管的柵極處的電壓進行鉗位。在另一種模式中，鉗位電路在柵極壓力測試期間施加更高的第二鉗位電壓以對功率晶體管的柵極進行鉗位。

【技術實現步驟摘要】

本專利技術總體上涉及一種電子電路，尤其涉及驅動器電路。
技術介紹
本領域技術人員熟悉在高端驅動器、低端驅動器或半橋驅動器拓撲中采用NMOS功率晶體管的驅動器電路的設計和實施方式。例如，在高端實施方式中，NMOS功率晶體管 的漏極端子禪合至供給電壓節點，并且NMOS功率晶體管的源極端子禪合至所要驅動的輸 出節點。NMOS功率晶體管的柵極端子被禪合W接收柵極控制信號，其電壓水平對該NOMOS 晶體管被導通或關斷的程度進行控制。 許多常見設計要求與驅動器電路的設計相關聯，諸如：確保NMOS晶體管的最低導 通電阻，柵極控制信號需要具有高電壓并且優選地該電壓是準確的；b)在諸如具有作為電 機驅動器應用的半橋式拓撲的一些專用應用中，可能需要對輸出節點處的電流進行限制； C)提供內置柵極壓力電路W確保驅動器電路的魯棒操作；d)對NMOS晶體管的柵極至源極 電壓進行控制在需要在一些條件下（諸如具有快速瞬態）使用謝位電路；W及e)確保謝位 電路并不影響柵極壓力測試。 滿足W上的所有常見設計要求已經被證明對于電路設計人員而言是一項困難的 任務。例如，如果電路設計人員使用不準確的柵極謝位，則謝位電壓將會由于溫度和工藝角 變化而表現出寬的操作電壓范圍。實際上，在一些情況下，該變化可能重疊至驅動器電路的 正常工作范圍之內并且會延伸通過晶體管設備的絕對最大額定值（AMR)。如果設計人員另 外選擇準確的柵極謝位，則電路設計變得非常復雜，送部分是由于需要實施在輸出上具有 額外偏置電流的額外電路裝置。再進一步地，需要復雜的電路裝置而在壓力測試期間將驅 動器控制電路裝置從NMOS晶體管的柵極端子斷開連接并且進一步將謝位電路斷開連接。 因此，本領域需要一種利用NMOS功率晶體管的驅動器電路，該電路具有在正常工 作模式期間和柵極壓力測試模式期間都支持柵極保護（謝位）的柵極謝位。
技術實現思路
在一個實施例中，一種電路包括；生成器電路，被配置為在基準節點接收基準電壓 并且輸出控制信號W便施加于功率晶體管的柵極端子；第一電流源，被配置為生成第一電 流W便施加于所述基準節點；第二電流源，被配置為生成第二電流；開關電路，被配置為響 應于柵極壓力測試使能信號而選擇性地將第二電流禪合至所述基準節點；第一電阻器，禪 合在基準節點和功率晶體管的驅動節點之間，基準電壓跨接該第一電阻器而生成；其中所 述基準電壓是可變的，其在壓力測試未被使能時具有作為第一電流的函數的較低值并且在 柵極壓力測試被使能時具有作為第一和第二電流的函數的較高值；和謝位電路，禪合在所 述基準節點和功率晶體管的柵極端子之間并且被配置為施加作為基準電壓的函數的謝位 電壓。 在一個實施例中，一種電路包括；生成器電路，被配置為在基準節點接收基準電壓 并且輸出控制信號W便施加于被配置為驅動輸出節點的功率晶體管的柵極端子；第一晶體 管；第二晶體管；其中所述第一和第二晶體管的源極-漏極路徑串聯禪合在所述基準節點 和功率晶體管的柵極端子之間；第H晶體管，與第二晶體管相禪合W形成電流鏡像電路； 和第四晶體管，具有禪合在功率晶體管的柵極端子和輸出節點之間的源極-漏極路徑W及 禪合至電流鏡像電路的輸出的柵極端子。 在一個實施例中，一種用于具有柵極端子和輸出端子的功率晶體管的驅動電路， 包括；生成器電路，被配置為對功率晶體管的柵極端子施加驅動控制信號W便驅動所述輸 出端子；基準電壓生成器，被配置為在基準節點生成基準電壓，該基準電壓具有作為控制信 號的基準的第一電壓值W及用于在壓力測試期間使用的更高的第二值；禪合在基準節點和 功率晶體管的柵極端子之間的電路裝置，所述電路裝置可操作W用作可變柵極謝位電路， 其表現出；第一謝位電壓，其在生成器電路施加控制信號時被施加W對功率晶體管的柵極 處的電壓進行謝位；和更高的第二謝位電壓，其在生成器電路在柵極壓力測試模式期間從 功率晶體管的柵極斷開連接時被施加W對功率晶體管的柵極處的電壓進行謝位。【附圖說明】 為了更為完整地理解本公開內容及其優勢，現在參考W下結合附圖所進行的描 述，其中： 圖IA圖示正常工作模式期間的驅動器電路的配置； 圖IB圖示柵極壓力測試模式期間的驅動器電路的配置；和 圖2圖示驅動器電路的電路圖。【具體實施方式】 現在參考圖1A，其圖示正常工作模式期間（即，當進行操作W對負載進行驅動時） 的驅動器電路10的配置。驅動器電路10包括NMOS功率晶體管12。NMOS功率晶體管12 的漏極值）端子禪合至供給電壓節點14,并且NMOS功率晶體管的源極（巧端子禪合至所 要驅動的輸出節點（〇UT)16。在所圖示的實施例中，并且僅作為示例并非局限或限制，驅動 器電路10是高端驅動器并且供給電壓節點14是正供給電壓VB。NMOS功率晶體管的柵極 (G)端子禪合至傳送柵極控制信號的控制信號線路18。 線路18上的柵極控制信號由VGS生成器電路20所生成。用于VGS生成器電路的 操作的基準電壓（RE巧由電流源22所生成，其被配置為輸出跨電阻器Rl而施加的固定基 準電流II。電流源22例如可W生成作為帶隙電壓（VBG)的函數的固定基準電流Il而使得 Il=VBG/RBG(RBG包括帶隙電路電阻且VGB= 1. 25V)。電阻器Rl禪合在在其處生成基準 電壓觸巧的節點24與輸出節點16之間。電流源22禪合在在其處生成基準電壓觸巧 的節點24與供給節點26之間。在所圖示的實施例中，并且僅作為示例，供給節點26是電 荷泉電路（未明確示出）所生成的正供給電壓VCP，其中VCP>VB(例如，VCP=VB+10V)， 而使得來自VGS生成器電路20的柵極控制信號輸出能夠超過NMOS功率晶體管12的漏極 端子處的電壓。[001引VGS生成器電路20對輸入信號（IN)進行響應并且生成具有等于基準電壓觸巧 的最大電壓的柵極控制信號。VGS謝位電路30禪合在NMOS功率晶體管12的柵極端子和源 極端子之間，并且用來將柵極端子上的最大電壓謝位為大于基準電壓（RE巧但是小于NMOS功率晶體管12的絕對最大額定（AMR)電壓的數值。 現在參考圖1B，其圖示了柵極壓力測試模式期間的驅動器電路的配置。該電路響 應于壓力使能信號巧腳而進入壓力測試模式，該壓力使能信號將VGS生成器電路20的輸 出從NMOS功率晶體管12的柵極端子斷開連接（響應于信號EN/bar)，從而使得柵極端子 浮動，并且將壓力電壓生成器32連接在NMOS功率晶體管12浮動的柵極端子和源極端子之 間。電壓生成器32生成壓力電壓（Vst)，其被施加W對NMOS功率晶體管12的浮動柵極端 子施加壓力。壓力電壓（Vst)應當超過基準電壓（RE巧并且進一步應當優選地超過NMOS 功率晶體管12的絕對最大額定（AMR)電壓。在送樣的情況下，VGS謝位電路30進一步通 過從NMOS功率晶體管12的浮動柵極端子斷開連接或者可替換地表現出超過絕對最大額定 (AMR)電壓的謝位電壓而對壓力使能信號巧腳進行響應。 現在參考圖2,其圖示了驅動器電路110的電路圖。驅動器電路110包括NMOS功 率晶體管112。NMOS功率晶體管112的漏極值）端子禪合至供給電壓節點114,并且NMOS 功率晶體管的源極（巧端子禪合至所要驅動的輸出節本文檔來自技高網...

【技術保護點】
一種電路，包括：生成器電路，被配置為在基準節點接收基準電壓并且輸出控制信號以便施加于功率晶體管的柵極端子；第一電流源，被配置為生成第一電流以便施加于所述基準節點；第二電流源，被配置為生成第二電流；開關電路，被配置為響應于柵極壓力測試使能信號而選擇性地將所述第二電流耦合至所述基準節點；第一電阻器，耦合在所述基準節點和所述功率晶體管的驅動節點之間，所述基準電壓跨所述第一電阻器而生成；其中所述基準電壓是可變的，在壓力測試未被使能時具有作為所述第一電流的函數的較低值，并且在柵極壓力測試被使能時具有作為所述第一電流和所述第二電流的函數的較高值；以及鉗位電路，耦合在所述基準節點和所述功率晶體管的所述柵極端子之間并且被配置為施加作為所述基準電壓的函數的鉗位電壓。

【技術特征摘要】

【專利技術屬性】
技術研發人員：曾妮，
申請(專利權)人：意法半導體研發深圳有限公司，
類型：發明
國別省市：廣東;44