一種FPGA芯片及其制作方法技術

本發明專利技術公開了一種使基于3D非易失性存儲器的FPGA芯片制作方法，具體地，在硅片之上實現3D非易失性存儲器陣列，而硅襯底上除了制作3D非易失性存儲器的外圍電路，還同時制作FPGA邏輯電路。本發明專利技術這種基于3D非易失性存儲器的FPGA芯片實現方法，在一顆芯片上集成了3D非易失性存儲器和FPGA，充分利用了硅片面積，大大的提高了芯片集成度，從而降低了FPGA的實現成本。

【技術實現步驟摘要】

[OOOU 本專利技術設及FPGA忍片設計領域，尤其設及一種基于3D非易失性存儲器的FPGA忍 片及其制作方法。
技術介紹
陽00引 FPGA即現場可編程口陣列，它是專用電路領域中一種半定制電路，既解決定制電 路的不足，又克服原有可編程器件口電路數有限的缺點。一種現有的FPGA忍片實現方式 如圖1所示，采用靜態隨機存取存儲器（SRAM)作為編程單元（program bit),而比特流 化itstream)形式的配置信息存在于外部的非易失性存儲器中。每次上電都需要從外部的 非易失性存儲器中將配置信息編程到相應的編程單元中，運種FPGA忍片成本低，實現方式 簡單，但是存在安全隱患，外部的配置信息容易遭到非法竊取。 另一種FPGA忍片實現方式如圖2所示，FPGA忍片內部集成了非易失性存儲器（例 如Flash),每次上電直接從內部的非易失性存儲器中將配置信息編程到相應的編程單元 中，安全性更高，編程速度也更快，但由于Flash的工藝兼容性W及可縮放性問題，實現成 本會大大提升，且很難滿足大容量編程應用。另一種3D堆疊的FPGA忍片如圖3所示，非易 失性存儲忍片作為一顆獨立的忍片包含存儲陣列和外圍實現電路，并與FPGA忍片通過多 忍片封裝技術形成一顆封裝忍片，運種FPGA實現方式能滿足大容量編程應用，但成本也很 高，并且存在熱穩定性的問題。隨著工藝節點越來越小，存儲器忍片的微縮制程面臨極限。為了得到更高的存儲 密度和讀取速度，各大生產廠商逐漸紛紛投入3D存儲器工藝開發。3D存儲器技術的特點 并非是通過忍片的堆疊或3D封裝來實現，而是就存儲單元采用的是3D工藝。例如，傳統的 平面NAND閃存存儲器，其存儲單元浮柵晶體管為平面晶體管，所有源端和漏端位于同一平 面，而3D NAND存儲單元采用的是立體晶體管，其源端和漏端分別在不同的平面，因而存儲 密度更高，但存儲忍片的密度甚至能夠達到幾百GB量級。如圖4所示，是3D新型存儲器的 基本結構，垂直的矩陣型模塊是的存儲陣列采用了立體晶體管，垂直在存儲陣列下方是3D 新型存儲器的外圍電路部分。因此，本領域的技術人員致力于開發一種基于3D非易失性存儲器的FPGA忍片及 其實現方法，解決3D非易失性存儲器向FPGA忍片集成的過程中出現的多個問題。
技術實現思路
有鑒于現有技術的上述缺陷，本專利技術所要解決的技術問題是如何在現有的FPGA 忍片上集成3D非易失性存儲器，具體地，在娃片之上實現3D非易失性存儲器陣列，而娃襯 底上除了實現3D非易失性存儲器的外圍電路，還可W實現FPGA邏輯電路。為實現上述目的，本專利技術提供了一種FPGA忍片，包括3D非易失性存儲器，FPGA邏 輯電路和所述3D非易失性存儲器的外圍電路在同一個娃襯底上。 進一步地，所述3D非易失性存儲器為3D NAND閃存存儲器、3D相變存儲器、3D磁 存儲器、3D鐵電存儲器、3D阻變存儲器中的一種。 進一步地，所述3D非易失性存儲器的存儲陣列被配置為存儲FPGA的配置信息或 被配置為作為FPGA的編程單元，或被配置為充當FPGA的存儲塊。 進一步地，所述外圍電路包括譯碼電路、讀寫電路、控制電路、輸出輸入電路。 本專利技術還提供了一種FPGA忍片的制作方法，包括W下步驟： 在同一個娃襯底上制作FPGA邏輯電路和所述3D非易失性存儲器的外圍電路。 進一步地，所述3D非易失性存儲器為3D NAND閃存存儲器、3D相變存儲器、3D磁 存儲器、3D鐵電存儲器、3D阻變存儲器中的一種。 進一步地，所述3D非易失性存儲器的存儲陣列用于存儲FPGA的配置信息或用于 作為FPGA的編程單元，或用于充當FPGA的存儲塊。[001引進一步地，所述外圍電路包括譯碼電路、讀寫電路、控制電路、輸出輸入電路。 本專利技術運種FPGA忍片實現方法大大增加了娃片利用率，提高了忍片集成度，降低 了 FPGA實現成本。 W下將結合附圖對本專利技術的構思、具體結構及產生的技術效果作進一步說明，W 充分地了解本專利技術的目的、特征和效果。【附圖說明】 圖1是一種現有的FPGA忍片實現方式不意圖； 圖2是另一種現有的FPGA忍片實現方式示意圖； 圖3是另一種現有的3D堆疊的FPGA忍片實現方式示意圖； 圖4是一種3D新型存儲器的基本結構示意圖； 圖5是本專利技術的一個較佳實施例的S維立體圖和縱向界面圖。【具體實施方式】 本專利技術提出一種使基于3D非易失性存儲器的FPGA忍片實現方法，忍片實現的基 本結構圖如圖5所示。其中，左側為本專利技術的FPGA忍片S維立體圖，右側為本專利技術的FPGA 忍片的縱向截面圖。娃片之上用W實現3D非易失性存儲器（NVM)的存儲陣列。所述3D非 易失性存儲器的存儲陣列可W是3D NAND閃存存儲陣列，3D相變存儲器存儲陣列，3D磁存 儲器存儲陣列，3D鐵電存儲器存儲陣列，3D阻變存儲器存儲陣列等。本專利技術所述3D非易 失性存儲器的存儲陣列可W存儲FPGA的配置信息（configuration context),也可W作為 FPGA的編程單元，也可W充當FPGA的存儲塊（memcxry block)等。娃襯底上除了實現3D非 易失性存儲器外圍電路（比如，譯碼電路、讀寫電路、控制電路、輸出輸入電路等）之外，還 將實現FPGA邏輯電路。其中，娃襯底上邏輯電路的面積要大于或者等于娃片之上的3D非 易失性存儲陣列的面積。本專利技術運種基于3D非易失性存儲器的FPGA忍片實現方法，在一 顆忍片上集成了 3D非易失性存儲器和FPGA，充分利用了娃片面積，大大的提高了忍片集成 度，從而降低了 FPGA的實現成本。 將本專利技術的FPGA忍片與傳統的FPGA忍片相比較，如下表： 陽0巧] 從上表可W看出，本專利技術的FPGA忍片的各方面性能都要比傳統的FPGA忍片好很 多。首先，在編程速度上，由于3D非易失性存儲器與FPGA在同一顆忍片上，相比圖1和圖 3中的FPGA要快的多。其次，在存儲密度上，3D非易失性存儲器要比傳統的非易失性存儲 器存儲密度大的多。在忍片面積上，本專利技術運種采用3D存儲器工藝的FPGA忍片相比傳統 的基于平面非易失性存儲器的FPGA忍片W及S維堆疊的FPGA忍片面積要小得多，因此實 現成本也要低得多。由于3D非易失性存儲器優越的可縮放性，本專利技術運種基于3D非易失 性存儲器的FPGA忍片隨著工藝尺寸降低也能夠進一步縮放。 W上詳細描述了本專利技術的較佳具體實施例。應當理解，本領域的普通技術無需創 造性勞動就可W根據本專利技術的構思作出諸多修改和變化。因此，凡本
中技術人員 依本專利技術的構思在現有技術的基礎上通過邏輯分析、推理或者有限的實驗可W得到的技術 方案，皆應在由權利要求書所確定的保護范圍內。【主權項】1. 一種FPGA芯片，包括3D非易失性存儲器，其特征在于，FPGA邏輯電路和所述3D非 易失性存儲器的外圍電路在同一個硅襯底上。2. 如權利要求1所述的FPGA芯片，其特征在于，所述3D非易失性存儲器為3DNAND閃 存存儲器、3D相變存儲器、3D磁存儲器、3D鐵電存儲器、3D阻變存儲器中的一種。3. 如權利要求1所述的FPGA芯片，其特征在于，所述3D非易失性存儲器的存儲陣列被 配置為存儲FPGA的配置信息或被配置為作為FPGA的編程單元，或被配置為充本文檔來自技高網...

【技術保護點】
一種FPGA芯片，包括3D非易失性存儲器，其特征在于，FPGA邏輯電路和所述3D非易失性存儲器的外圍電路在同一個硅襯底上。

【技術特征摘要】

【專利技術屬性】
技術研發人員：景蔚亮，陳邦明，
申請(專利權)人：上海新儲集成電路有限公司，
類型：發明
國別省市：上海;31