一種新的x譯碼器電路制造技術(shù)

本發(fā)明專利技術(shù)公開了一種新的x譯碼器電路，在電平位移器的PMOS管(PM3)漏極和NMOS管(NM5)漏極間串聯(lián)一隔離電路，并增加一下拉電路與該NMOS管(NM5)并聯(lián)，該隔離電路用于將該P(yáng)MOS管(PM3)的漏極輸出和該NMOS管(NM5)漏極輸出隔離以保證在該下拉電路導(dǎo)通時(shí)該P(yáng)MOS管(PM3)的輸出不對(duì)該譯碼器的反相輸出節(jié)點(diǎn)產(chǎn)生不良影響，該下拉電路用于在該x譯碼器的同相輸出節(jié)點(diǎn)上升時(shí)及時(shí)將該反相輸出節(jié)點(diǎn)下拉以減少兩輸出節(jié)點(diǎn)同為高的時(shí)間，通過本發(fā)明專利技術(shù)，消除了同相輸出節(jié)點(diǎn)與反相輸出節(jié)點(diǎn)之間的延遲，減少了字線的充電時(shí)間，提高了閃存讀的速度，同時(shí)，通過消除延時(shí)避免了額外的負(fù)載，減少了閃存的功耗。

【技術(shù)實(shí)現(xiàn)步驟摘要】

本專利技術(shù)涉及一種譯碼器，特別是涉及一種新的x譯碼器電路。
技術(shù)介紹
圖1為現(xiàn)有技術(shù)中一種X譯碼器的結(jié)構(gòu)示意圖?，F(xiàn)有技術(shù)的x譯碼器中的電平位移器(LevelShift)是完全對(duì)稱的，PMOS管PM0、NMOS管NM0與PMOS管PM1、NMOS管NM1形成交叉耦合鎖存結(jié)構(gòu)，NMOS管NM2和NM3為反相電路，PMOS管PM2、NMOS管NM4和PMOS管PM3、NMOS管NM5為輸出電路；PMOS管PM5、NMOS管NM7和NMOS管NM8組成字線WL充放電電路，其受電平位移器輸出SEL和SELb控制對(duì)字線WL進(jìn)行充放電，SE為選擇信號(hào)，其經(jīng)過反相器INV得到反相選擇信號(hào)SE1。PMOS管PM0-PM3接電源VDD，NMOS管NM0-NM5、NM8源極接地，NMOS管NM2的漏極與PMOS管PM0和NMOS管NM0的漏極、PMOS管PM1和NMOS管NM1的柵極、PMOS管PM3和NMOS管NM5的柵極相接形成節(jié)點(diǎn)B，NMOS管NM3的漏極與PMOS管PM1和NMOS管NM1的漏極、PMOS管PM0和NMOS管NM0的柵極、PMOS管PM2和NMOS管NM4的柵極相接形成節(jié)點(diǎn)A，PMOS管PM3和NMOS管NM5的漏極相接形成電平位移器的反相輸出節(jié)點(diǎn)SELb，PMOS管PM2和NMOS管NM4的漏極相接形成電平位移器的同相輸出節(jié)點(diǎn)SEL，PMOS管PM5、NMOS管NM8的柵極接電平位移器的反相輸出節(jié)點(diǎn)SELb，NMOS管NM7的柵極接電平位移器的同相輸出節(jié)點(diǎn)SEL，PMOS管PM5的源極和NMOS管NM7的漏極接電荷泵輸出高壓XPZ，PMOS管PM5、NMOS管NM8的漏極和NMOS管NM7的源極相接組成字線節(jié)點(diǎn)WL。目前，X譯碼器(Xdecoder)電路通常用來選擇字線WL(Wordline)。選擇信號(hào)SE為低電平時(shí)，X譯碼器的電平位移器(LevelShift)輸出SEL為高、SELb為低，PMOS管PM5和NMOS管NM7開啟，XPZ通過PMOS管PM5和NMOS管NM7給字線WL充電。然而，現(xiàn)有技術(shù)(圖1)中因?yàn)殡娖轿灰破?LevelShift)很慢，SEL上升與SELb下降之間有一個(gè)較大的延時(shí)，導(dǎo)致SELb和SEL同時(shí)為高，Selb為高導(dǎo)致NMOS管NM8開啟，開啟的NMOS管NM8會(huì)阻止字線WL電壓上升。當(dāng)系統(tǒng)對(duì)字線WL電壓上升時(shí)間有嚴(yán)格要求時(shí)，這個(gè)延時(shí)是不可以容忍的。而且SEL和SELb同時(shí)為高，在電荷泵輸出高壓XPZ上會(huì)有一個(gè)很大的到地的電流，會(huì)增加高壓電荷泵(ChargePump)的負(fù)擔(dān)(Loading)，增加IP的功耗。圖2為現(xiàn)有技術(shù)中x譯碼器的仿真結(jié)果圖，可見，SEL變高到SELb變低之間有較長(zhǎng)時(shí)間二者均為高，此延時(shí)約有1.3nS，其所引起的XPZ電壓上的交叉電流高達(dá)250uA，字線WL上升時(shí)間也較長(zhǎng)，達(dá)到2.7nS。
技術(shù)實(shí)現(xiàn)思路
為克服上述現(xiàn)有技術(shù)存在的不足，本專利技術(shù)之一目的在于提供一種新的x譯碼器電路，其消除了同相輸出節(jié)點(diǎn)SEL與反相輸出節(jié)點(diǎn)SELb之間的延遲，減少了字線WL的充電時(shí)間，提高了閃存讀的速度，同時(shí)，通過消除延時(shí)避免了額外的負(fù)載(loading)，減少了閃存(flash)的功耗。為達(dá)上述及其它目的，本專利技術(shù)提出一種新的x譯碼器電路，在現(xiàn)有x譯碼器電路的電平位移器的PMOS管(PM3)漏極和NMOS管(NM5)漏極間串聯(lián)一隔離電路，并增加一下拉電路與該NMOS管(NM5)并聯(lián)，該隔離電路用于將該P(yáng)MOS管(PM3)的漏極輸出和該NMOS管(NM5)漏極輸出隔離以保證在該下拉電路導(dǎo)通時(shí)該P(yáng)MOS管(PM3)的輸出不對(duì)該譯碼器的反相輸出節(jié)點(diǎn)產(chǎn)生不良影響，該下拉電路用于在該x譯碼器的同相輸出節(jié)點(diǎn)上升時(shí)及時(shí)將該反相輸出節(jié)點(diǎn)下拉以減少兩輸出節(jié)點(diǎn)同為高的時(shí)間。進(jìn)一步地，該隔離電路包括一PMOS管(PM4)，該P(yáng)MOS管(PM4)源極與該P(yáng)MOS管(PM3)漏極相連，該P(yáng)MOS管(PM4)漏極與該NMOS管(NM5)漏極相連構(gòu)成該x譯碼器的反相輸出節(jié)點(diǎn)，該P(yáng)MOS管(PM4)柵極接至該x譯碼器的電平位移器的反相器的輸出節(jié)點(diǎn)。進(jìn)一步地，該下拉電路包括一NMOS管(NM6)，該NMOS管(NM6)源極接地，漏極與該NMOS管(NM5)漏極以及該P(yáng)MOS管(PM4)漏極相接組成該x譯碼器的反相輸出節(jié)點(diǎn)，該NMOS管(NM6)的柵極連接至該反相器的輸出節(jié)點(diǎn)。進(jìn)一步地，當(dāng)該反相器的輸入端的選擇信號(hào)為低時(shí)，其輸出節(jié)點(diǎn)的反相選擇信號(hào)為高，該反相選擇信號(hào)經(jīng)過該電平位移器的NMOS管(NM3)和PMOS管(PM2)兩次反相后將該同相輸出節(jié)點(diǎn)拉高，另一路，該NMOS管(NM6)因其柵極電壓為高而開啟，開啟的NMOS管(NM6)直接把該反相輸出節(jié)點(diǎn)拉低，使該同相輸出節(jié)點(diǎn)的上升和該反相輸出節(jié)點(diǎn)的下降沒有延時(shí)。與現(xiàn)有技術(shù)相比，本專利技術(shù)一種新的x譯碼器，其通過在現(xiàn)有x譯碼器的電平位移器的PMOS管PM3漏極和NMOS管NM5漏極間串聯(lián)一隔離電路，并增加一下拉電路與NMOS管NM5并聯(lián)，消除了同相輸出節(jié)點(diǎn)SEL與反相輸出節(jié)點(diǎn)SELb之間延遲，減少了字線WL的充電時(shí)間，提高了閃存(flash)讀的速度，同時(shí)，延時(shí)的消除避免了額外的負(fù)載(loading)，減少了閃存(flash)的功耗。附圖說明圖1為現(xiàn)有技術(shù)中一種X譯碼器的結(jié)構(gòu)示意圖；圖2為現(xiàn)有技術(shù)中x譯碼器的仿真結(jié)果圖；圖3為本專利技術(shù)一種新的x譯碼器電路的電路結(jié)構(gòu)圖；具體實(shí)施方式以下通過特定的具體實(shí)例并結(jié)合附圖說明本專利技術(shù)的實(shí)施方式，本領(lǐng)域技術(shù)人員可由本說明書所揭示的內(nèi)容輕易地了解本專利技術(shù)的其它優(yōu)點(diǎn)與功效。本專利技術(shù)亦可通過其它不同的具體實(shí)例加以施行或應(yīng)用，本說明書中的各項(xiàng)細(xì)節(jié)亦可基于不同觀點(diǎn)與應(yīng)用，在不背離本專利技術(shù)的精神下進(jìn)行各種修飾與變更。圖3為本專利技術(shù)一種新的x譯碼器電路的電路結(jié)構(gòu)圖。如圖3所示，本專利技術(shù)一種新的x譯碼器電路，在現(xiàn)有電平位移器基礎(chǔ)上，在PMOS管PM3漏極和NMOS管NM5漏極間串聯(lián)一隔離電路301，并增加一下拉電路302與NMOS管NM5并聯(lián)，該隔離電路301用于將PMOS管PM3的漏極輸出和NMOS管NM5漏極輸出隔離以保證在該下拉電路302導(dǎo)通時(shí)PMOS管PM3的輸出不對(duì)該譯碼器的反相輸出節(jié)點(diǎn)SELb產(chǎn)生不良影響；該下拉電路302用于在同相輸出節(jié)點(diǎn)SEL上升時(shí)及時(shí)將反相輸出節(jié)點(diǎn)SELb下拉以減少兩輸出節(jié)點(diǎn)同為高的時(shí)間。在本專利技術(shù)較佳實(shí)施例中，該隔離電路301包括PMOS管本文檔來自技高網(wǎng)...

【技術(shù)保護(hù)點(diǎn)】
一種新的x譯碼器電路，其特征在于：在現(xiàn)有x譯碼器電路的電平位移器的PMOS管(PM3)漏極和NMOS管(NM5)漏極間串聯(lián)一隔離電路，并增加一下拉電路與該NMOS管(NM5)并聯(lián)，該隔離電路用于將該P(yáng)MOS管(PM3)的漏極輸出和該NMOS管(NM5)漏極輸出隔離以保證在該下拉電路導(dǎo)通時(shí)該P(yáng)MOS管(PM3)的輸出不對(duì)該譯碼器的反相輸出節(jié)點(diǎn)產(chǎn)生不良影響，該下拉電路用于在該x譯碼器的同相輸出節(jié)點(diǎn)上升時(shí)及時(shí)將該反相輸出節(jié)點(diǎn)下拉以減少兩輸出節(jié)點(diǎn)同為高的時(shí)間。

【技術(shù)特征摘要】
1.一種新的x譯碼器電路，其特征在于：在現(xiàn)有x譯碼器電路的電平位
移器的PMOS管(PM3)漏極和NMOS管(NM5)漏極間串聯(lián)一隔離電路，并
增加一下拉電路與該NMOS管(NM5)并聯(lián)，該隔離電路用于將該P(yáng)MOS管(PM3)
的漏極輸出和該NMOS管(NM5)漏極輸出隔離以保證在該下拉電路導(dǎo)通時(shí)該
PMOS管(PM3)的輸出不對(duì)該譯碼器的反相輸出節(jié)點(diǎn)產(chǎn)生不良影響，該下拉
電路用于在該x譯碼器的同相輸出節(jié)點(diǎn)上升時(shí)及時(shí)將該反相輸出節(jié)點(diǎn)下拉以減
少兩輸出節(jié)點(diǎn)同為高的時(shí)間。
2.如權(quán)利要求1所述的一種新的x譯碼器電路，其特征在于：該隔離電
路包括一PMOS管(PM4)，該P(yáng)MOS管(PM4)源極與該P(yáng)MOS管(PM3)
漏極相連，該P(yáng)MOS管(PM4)漏極與該NMOS管(NM5)漏極相連構(gòu)成該x
譯碼器的反相輸出節(jié)點(diǎn)，該P(yáng)MOS管(PM4)柵...

【專利技術(shù)屬性】
技術(shù)研發(fā)人員：馮楚華，楊光軍，
申請(qǐng)(專利權(quán))人：上海華虹宏力半導(dǎo)體制造有限公司，
類型：發(fā)明
國(guó)別省市：上海;31