一種半導體結構和用來于從塊體硅晶片所形成的鰭狀結構之間形成隔離的方法。塊體硅晶片具有一個或多個從該塊體硅晶片所形成的鰭狀結構。該鰭狀結構的形成在該一個或多個鰭狀結構之間界定隔離溝槽。各該鰭狀結構具有垂直側壁。使用HPDCVD將4:1或更高比例的氧化層沉積在該隔離溝槽中和該垂直側壁上，該氧化層被等向性蝕刻，以從該垂直側壁移除該氧化層以及從該隔離溝槽的底部移除該氧化層的一部分。實質均勻厚的隔離氧化層是形成在該隔離溝槽的該底部，以隔離該一個或多個鰭狀結構，并實質降低鰭片高度變化率。
【技術實現步驟摘要】
【專利說明】 本申請是申請號為201010288319.0，申請日為2010年09月19日，專利技術名稱為“”的中國專利申請的分案申請。
本專利技術大致關于半導體結構與用于制造半導體結構的方法，且尤系關于用于制造具有淺溝槽隔離(shallow trench isolat1n，STI)之塊體鰭狀場效應晶體管(FinFET)裝置的方法
技術介紹
相較于傳統的平面金屬氧化半導體場效應晶體管(M0SFET)(其利用習知的光刻制造方法制造)，非平面FET(場效應晶體管)包含有各種垂直晶體管結構，并且典型包含二個或多個平行形成的柵極結構。一種此種半導體結構為「FinFET」，其名稱取自用以形成個別的柵極溝道的多個薄硅「鰭片」，且典型寬度為數十納米等級。尤其，參照例示的先前技術中如圖1所示具有FinFET組構的非平面M0S晶體管，FinFET裝置10通常包含兩個或多個平行的硅鰭狀結構(或簡稱為「鰭片」)12。然而，應了解至IjFinFET裝置可包含只有一個硅鰭狀結構。鰭片是在共同的源極電極與共同的漏極電極之間延伸(圖1中未圖示)。導電柵極結構16「包覆(wrap around) J在兩個鰭片的三側面上，并且以標準的柵極絕緣體18之層與鰭片分隔。鰭片可適當地摻雜以產生想要的、如
中已知的FET極性，使得柵極溝道是形成在相鄰于柵極絕緣體18之鰭片的附近表面。鰭狀結構(以及FinFET裝置)可形成在半導體襯底上。半導體襯底可為塊體硅晶片(鰭狀結構系從該塊體硅晶片形成)，或可包括設置在支撐襯底上的絕緣體上覆硅(SOI)。SOI晶片包括硅氧化層，以及覆于該硅氧化層上之含硅材料層。鰭狀結構系從含硅材料層形成。鰭狀結構典型為利用習知光刻或非等向性蝕刻(例如反應性離子蝕刻(RIE)等等)而形成。鰭狀結構之電性隔離是必須的，以求避免各種裝置之間的機電干擾(electromechanical interference； EMI)及/或寄生泄漏路徑(parasitic leakagepath)。在塊體硅晶片上隔離鰭狀結構特別麻煩，因為在鰭狀結構之間之塊體硅晶片的硅會形成導通路徑。淺溝槽隔離(STI)是一種用以電性隔離晶體管或電性裝置的技術。典型的STI在半導體裝置制造期間系在晶體管形成之前先產生。習知的STI工藝包含經由非等向性蝕刻(例如反應性離子蝕刻)而在半導體襯底內產生隔離溝槽，以及利用化學氣相沉積(chemical vapor deposit1n;CVD)工藝沉積一個或多個介電填充材料(例如娃氧化物)用以填充隔離溝槽。然后，所沉積的介電材料可藉由化學機械研磨(Chemical-Mechan i calPolishing; CMP)工藝平坦化，該化學機械研磨工藝移除多余的介電質并產生平面的STI結構，在FinFET裝置中，此經過平面化的氧化物接著需要被回蝕(etch back)，以在鰭狀結構之間形成5nm至20nm均勻厚的氧化物隔離，以及曝露鰭狀垂直側璧用于進一步的處理。此習知技術難以控制，通常會造成介電層的厚度改變。此外，必須沉積比所需還多之用以提供隔離的介電層填充材料，以求允許回蝕(平面化)。此外，在各個鰭狀結構之間的曝露半導體襯底上的隔離區域(下文稱「隔離溝槽」)具有高的深寬比(aspect rat1)。深寬比是開口的深度與其寬度的比率。高深寬比隔離溝槽之填充是困難的。即使先進的氧化物化學氣相沉積(CVD)工藝，例如先進的高密度等離子體(HDP)或臭氧為基礎的TE0S(四乙基硅氧烷)工藝，也不能可靠地填充這些高深寬比的隔離溝槽。這對于控制及產生FinFET裝置里的電性隔離會造成問題。此外，塊體硅晶片缺乏能夠終止鰭片之蝕刻的蝕刻停止層。沒有此蝕刻停止層，蝕刻深度的變化率會造成鰭片高度的變化率。因為FinFET裝置之電流傳導量與鰭片之高度成比例，所以將鰭片高度變化率最小化很重要。因此，希望提供用于在FinFET裝置之鰭狀結構之間形成隔離的方法。此外，希望提供可控制在鰭狀結構之間之高深寬比隔離溝槽的填充的方法，具有較少工藝步驟、較少介電填充材料以及使塊體FinFET較少鰭片高度變化率。再者，透過本專利技術之后續的實施方式及所附權利要求書，并配合隨附圖式與此先前技術，本專利技術之其它期望的特征與特性將變得顯而易見。
技術實現思路
本專利技術提供在半導體襯底中形成FinFET裝置的方法。根據一個例示實施例，一種用于形成FinFET裝置之方法包括從該半導體襯底形成一個或多個鰭狀結構。鰭狀結構包含垂直側璧。形成該一個或多個鰭狀結構之步驟界定在該一個或多個鰭狀結構之間的曝露半導體襯底上的隔離溝槽。氧化層系使用高密度等離子體化學氣相沉積(HDPCVD)工藝而沉積在隔離溝槽之底部與該一個或多個鰭狀結構之垂直側壁上。在該隔離溝槽之底部的氧化層厚度比在該垂直側壁上的氧化層厚度厚。然后，該氧化層從該垂直側璧移除，并從該隔離溝槽移除該氧化層的一部分，以在該隔離溝槽中形成均勻厚的隔離氧化層。根據另一例示實施例，一種用于在從塊體硅晶片所形成之鰭狀結構之間形成隔離的方法包括提供具有一個或多個鰭狀結構之塊體硅晶片，在該一個或多個鰭狀結構之間具有隔離溝槽，并且各個鰭狀結構具有垂直側璧。氧化層系使用高密度等離子體化學氣相沉積(HDPCVD)工藝而沉積在塊體硅晶片之各個隔離溝槽之底部與該一個或多個鰭狀結構之垂直側壁上。等向性地從垂直側壁蝕刻該氧化層以及從該隔離溝槽蝕刻該氧化層的至少一部分，以在隔離溝槽之底部形成均勻厚度的隔離氧化層并減低鰭片高度的變化率，其中該隔離氧化層形成鰭狀結構之間的隔離。本專利技術也提供包含在一個或多個鰭狀結構之間具有淺溝槽隔離的塊體FinFET裝置之半導體結構。該塊體FinFET裝置包括具有一個或多個鰭狀結構之塊體硅晶片，該一個或多個鰭狀結構之各者包含垂直側璧。溝槽系位在該一個或多個鰭狀結構之各者的塊體硅晶片上。在溝槽底部之實質均勻厚的高密度等離子體(HDP)氧化層形成淺溝槽隔離并界定實質均勻高度的鰭狀結構。【附圖說明】以下將配合圖式敘述本專利技術，其中相同的元件符號表示相似的元件，以及圖1系先前技術中所用之例示FinFET結構的等角示意圖；圖2系以剖面圖說明先前已在鰭狀結構之間形成有隔離溝槽之塊狀硅晶片；圖3系以剖面圖說明具有事先形成之深隔離溝槽的第2圖的塊狀硅晶片；以及圖4至圖5系以剖面圖說明根據本專利技術之實施例之在塊狀FinFET裝置之鰭狀結構之間形成隔離的方法。【具體實施方式】本專利技術之下列實施方式系本質上僅為例示，且并非意欲限制本專利技術或本專利技術之應用或使用。再者，也非意欲受到本專利技術上述之先前技術或下述之實施方式所限制。根據本專利技術之例示實施例的方法系提供用于在塊體硅晶片20上的一個或多個先前形成之鰭狀結構12之間形成隔離。形成該一個或多個鰭狀結構之步驟界定在該一個或多個先前形成之鰭狀結構之間的曝露塊體硅晶片20上的隔離溝槽22。鰭狀結構12包含垂直側璧。鰭狀結構的形成通常使用習知的光刻(photolithographic)或非等向性蝕刻(anisotropic etching)工藝(例如，離子蝕刻(reactive 1n etching,RIE)等)，然而，須知道本專利技術不限于任何形成鰭狀場效應晶體管的鰭狀結構的方式。舉例來說，如本技術中已知，形成本文檔來自技高網...
【技術保護點】
一種用來在半導體襯底中形成鰭狀場效應晶體管裝置的方法，包括下列步驟：從該半導體襯底形成一個或多個鰭狀結構，該鰭狀結構包含垂直側壁，形成該一個或多個鰭狀結構的步驟在該一個或多個鰭狀結構之間的所曝露的半導體襯底上界定隔離溝槽；在該隔離溝槽的底部表面上和該一個或多個鰭狀結構的該垂直側壁上沉積氧化層，該隔離溝槽的該底部表面上的該氧化層具有大于該垂直側壁上的該氧化層的厚度；以及從該垂直側壁移除該氧化層以及從該隔離溝槽移除至少一部分該氧化層，以在該隔離溝槽中形成均勻厚的隔離氧化層，其中，移除氧化物的步驟包括等向性地從該垂直側壁蝕刻該氧化層及從該隔離溝槽蝕刻一部分該氧化層。
【技術特征摘要】
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【專利技術屬性】
技術研發人員：A·諾爾，F·S·約翰松，
申請(專利權)人：格羅方德半導體公司，
類型：發明
國別省市：開曼群島;KY
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