半導體測試電路及被測試件導電性能的檢測方法技術

一種半導體測試電路及被測試件導電性能的檢測方法。測試電路包括：被測試件，與開關串聯；一電阻，與所述被測試件與開關的串聯電路并聯；第一信號施加焊墊與第一測試焊墊，連接在并聯電路的一端；第二信號施加焊墊與第二測試焊墊，連接在并聯電路的另一端；第一信號施加焊墊、第一測試焊墊、第二信號施加焊墊與第二測試焊墊形成開爾文四線測試法的四個端。測試時，先斷開開關，采用開爾文四線測試法獲得該額外設置的電阻的阻值，之后閉合開關，采用開爾文四線測試法獲得被測試件與該額外設置的電阻并聯后的總電阻值，將額外設置的電阻的阻值從該總電阻值中剝離，即可準確獲得被測試件的電阻值。

【技術實現步驟摘要】

本專利技術涉及半導體
，尤其涉及一種。
技術介紹
金屬互連線在使用過程中，會出現電遷移現象(Electromigrat1n,EM),金屬或多晶石圭在使用過程中，會出現應力遷移現象(Stress Migrat1n, SM),該兩種現象會影響電阻的阻值大小，造成器件出現可靠性問題。電遷移現象是指高密度的電流通過金屬材料時，高速運動的電子流推動金屬原子定向遷移，高速運動的電子與金屬原子發生非彈性碰撞，在碰撞中，電子將一部分能量傳遞給原子，從而導致原子沿電子運動的方向移動，宏觀上某些區域出現了空洞，某些區域由于原子的堆積產生凸起、擠出、晶須等。上述電遷移過程中，電子與金屬原子發生碰撞會產生熱量。應力遷移現象是指金屬(或多晶硅)與包覆該金屬(或多晶硅)的絕緣材質的熱膨脹系數不同，造成金屬(或多晶硅)某些區域出現凸起，某些區域出現空洞。由于電阻的阻值變化會造成器件出現可靠性問題，因而，能準確檢測出因電遷移與應力遷移現象造成的電阻阻值變化變得非常重要。現有技術中也有一些用于檢測被測試件電阻值大小的測試結構和測試機器。然而，隨著半導體技術的發展，集成電路器件的尺寸變得越來越小，這造成金屬與多晶硅的寬度也越來越窄，這造成電阻阻值急劇變大，而現有的測試機器的功率、電流、電壓大小有一定允許范圍，超出上述允許范圍，則無法測試電阻的阻值大小。例如一種測試機器的功率上限、電壓上限、電流上限分別為2W、2V和1mA，測試機器的功率可能不能完全用于測試電阻，比如對于電阻值較大，例如超過100ΚΩ的電阻，將無法采用上述測試機器進行測試。加之上述測試過程中會產生焦耳熱，進一步引起被測試件電阻向變大方向漂移。有鑒于此，本專利技術提供一種，以檢測出大電阻被測試件的阻值或大電阻被測試件因電遷移與應力遷移現象造成的阻值變化。
技術實現思路
本專利技術解決的問題是如何檢測出大電阻被測試件的阻值或大電阻被測試件因電遷移與應力遷移現象造成的阻值變化。為解決上述問題，本專利技術的一方面提供一種半導體測試電路，包括:被測試件，與開關串聯；一電阻，與所述被測試件與開關的串聯電路并聯；第一信號施加焊墊與第一測試焊墊，連接在并聯電路的一端；第二信號施加焊墊與第二測試焊墊，連接在并聯電路的另一端。可選地，所述被測試件的阻值大于5萬歐姆。可選地，所述被測試件為一段大電阻金屬互連線或金屬化合物互連線，或一段輕摻雜或未摻雜多晶硅。可選地，所述電阻的阻值為所述被測試件的阻值的0.01 %?10%。可選地，所述開關為二極管、PMOS晶體管、NMOS晶體管、或PMOS晶體管與NMOS晶體管的并聯結構。可選地，所述開關為PMOS晶體管與NMOS晶體管的并聯結構時，所述PMOS晶體管與NMOS晶體管的柵極連接有反相器。可選地，所述開關打開時，用于獲取電阻的阻值；所述開關閉合時，用于獲取被測試件與電阻并聯后的電阻值。可選地，所述開關打開時，第一信號施加焊墊與第二信號施加焊墊之間施加第一測試電流，通過第一測試焊墊與第二測試焊墊獲取第一電壓差；所述開關閉合時，第一信號施加焊墊與第二信號施加焊墊之間施加第二測試電流，通過第一測試焊墊與第二測試焊墊獲取第二電壓差。可選地，所述獲取并聯后的電阻值時，第一信號施加焊墊與第二信號施加焊墊之間分別施加第二測試電流與第三測試電流，分別通過第一測試焊墊與第二測試焊墊獲取第二電壓差與第三電壓差。本專利技術的另一方面提供一種被測試件導電性能的檢測方法，包括:采用上述任一項所述的半導體測試電路獲取被測試件的電阻值；比較上述電阻值與預定電阻值，若前者大于后者，則被測試件導電性能異常，否則正常。可選地，在被測試件的電遷移與應力遷移測試中，所述預定電阻值為被測試件的電阻值上限。可選地，若被測試件的電阻值大于所述預定電阻值的5%?30%以上，則被測試件導電性能異常，否則正常。與現有技術相比，本專利技術的技術方案具有以下優點:1)本專利技術提供的測試電路中，先將被測試件與一開關串聯，后將一額外設置的電阻與該串聯電路并聯，在測試過程中，先斷開開關，采用開爾文四線測試法獲得該額外設置的電阻的阻值，之后閉合開關，采用開爾文四線測試法獲得被測試件與該額外設置的電阻并聯后的總電阻值，將額外設置的電阻的阻值從該總電阻值中剝離，即可準確獲得被測試件的電阻值。2)可選方案中，額外設置的電阻，也稱并聯電阻，其阻值可以選擇較小，而并聯電路的阻值小于額外設置的電阻以及被測試件中任一電阻的阻值，即上述測試過程中不論測試額外設置的電阻的阻值，還是測試并聯電路的阻值，相對于直接測試被測試件大電阻，產生的焦耳熱都較小，被測試件阻值漂移較小，因而獲得被測試件的電阻值較為準確。【附圖說明】圖1與圖2分別是本專利技術一實施例的測試電路對應的兩種測試過程的示意圖；圖3是本專利技術另一實施例的測試電路的示意圖；圖4是本專利技術又一實施例的測試電路的示意圖。【具體實施方式】如
技術介紹
中所述，對于電阻值較大的被測試件，一方面現有技術中的測試機器由于功率、電流、電壓大小有一定允許范圍，超出上述允許范圍，則無法測試電阻的阻值大小；另一方面，由于電阻較大，發熱較多，影響被測試件自身的電阻值，使得測試結果不準確。為了解決上述技術問題，本專利技術提供了下述測試電路:被測試件，與開關串聯；一電阻，與所述被測試件與開關的串聯電路并聯；第一信號施加焊墊與第一測試焊墊，連接在并聯電路的一端；第二信號施加焊墊與第二測試焊墊，連接在并聯電路的另一端；第一信號施加焊墊、第一測試焊墊、第二信號施加焊墊與第二測試焊墊形成開爾文四線測試法(KelvinContact)的四個端。測試時，先斷開開關，采用開爾文四線測試法獲得該額外設置的電阻的阻值，之后閉合開關，采用開爾文四線測試法獲得被測試件與該額外設置的電阻并聯后的總電阻值，將額外設置的電阻的阻值從該總電阻值中剝離，即可準確獲得被測試件的電阻值。若選擇較小阻值的并聯電阻，由于并聯電路的阻值小于額外設置的并聯電阻以及被測試件中任一電阻的阻值，即上述測試過程中產生的焦耳熱較小，因而獲得被測試件的電阻值較為準確。為使本專利技術的上述目的、特征和優點能夠更為明顯易懂，下面結合附圖對本專利技術的具體實施例做詳細的說明。圖1是本專利技術一個實施例提供的測試電路對應的測試過程的示意圖。參照圖1所示，所述測試電路包括:被測試件I，與二極管2串聯；一電阻3，與所述被測試件I與二極管2的串聯電路并聯；第一信號施加焊墊4與第一測試焊墊5，連接在并聯電路的一端；第二信號施加焊墊6與第二測試焊墊7，連接在并聯電路的另一端。上述測試電路也即包括:被測試件1，具有第一端與第二端；二極管2，一端與被測試件I的第一端相連；—電阻3, —端與被測試件I的第二端相連，另一端與二極管2的另一端相連；第一信號施加焊墊4與第一測試焊墊5，都與被測試件I的第二端以及電阻的一端相連；第二信號施加焊墊6與第二測試焊墊7，都與二極管2的另一端以及電阻的另一端相連。第一信號施加焊墊4、第一測試焊墊5、第二信號施加焊墊6與第二測試焊墊7形成開爾文四線測試法(Kelvin Contact)的四個端。被測試件I可以為一段大電阻金屬互連線或金屬化合物互連線，或一段輕摻雜或未摻雜多晶硅。電阻3為額外設置的電阻，也稱并聯電阻。以下介紹一種測試過程:參照圖1所示，首先施加從第二本文檔來自技高網...

【技術保護點】
一種半導體測試電路，其特征在于，包括：被測試件，與開關串聯；一電阻，與所述被測試件與開關的串聯電路并聯；第一信號施加焊墊與第一測試焊墊，連接在并聯電路的一端；第二信號施加焊墊與第二測試焊墊，連接在并聯電路的另一端。

【技術特征摘要】

【專利技術屬性】
技術研發人員：徐孝景，宋永梁，呂勇，
申請(專利權)人：中芯國際集成電路制造上海有限公司，
類型：發明
國別省市：上海;31