一種抑制PMOSFET器件短溝道效應的方法技術

本發明專利技術提供了一種抑制PMOSFET器件短溝道效應的方法，包括：在P型襯底中形成N阱，并且在N阱區域上形成柵極結構；對暴露的N阱表面進行再氧化生成輕摻雜漏極區域；依次沉積第一氧化層和第二氮化硅層的疊層作為硬掩膜，并且對所述疊層進行回刻以形成硬掩膜圖案；利用形成有硬掩膜圖案的疊層，在N阱中刻蝕出Σ形狀的凹槽；針對Σ形狀的凹槽進行環形區域離子注入，以便與Σ形狀的凹槽鄰接地形成環形區域；在Σ形狀的凹槽中外延選擇性生長SiGe材料；去除作為硬掩膜的疊層；依次沉積第二氧化層和第三氮化硅層，并且對第二氧化層和第三氮化硅層進行回刻以在柵極結構側壁形成側墻；對源漏區執行離子注入，生成硅化物。

【技術實現步驟摘要】

本專利技術涉及半導體制造領域，更具體地說，本專利技術涉及一種抑制PMOSFET器件短溝道效應的方法。
技術介紹
隨著MOSFET的縮小，為了提高MOSFET的性能，PMOS引入了SiGe，通過施加應力來提高空穴的遷移率，從而提高PMOS器件性能。具體引入SiGe的PMOS的傳統工藝流程如下：1)柵極形成之后，再氧化生成12～30埃的氧化層，淀積氮化硅，回刻形成偏移隔離層(偏移隔離層根據器件性能可選)，然后離子注入輕摻雜漏極(LDD)/環形區域(Halo)，環形區域注入方向與法線有一定角度，多次旋轉注入；2)淀積氧化層、氮化硅，回刻，作為硬掩膜，通過反應離子刻蝕(ReactiveIonEtching，RIE)刻蝕出Σ形狀的凹槽；3)外延選擇性生長SiGe；4)接下來去除氮化硅硬掩膜，淀積氧化層、氮化硅，回刻作為側墻，離子注入源漏區，硅化物生成，形成PMOS結構。傳統工藝流程在輕摻雜漏極/環形區域注入后，刻蝕SiGe凹槽，外延SiGe,此種方法會把輕摻雜漏極/環形區域的摻雜區域刻蝕掉，凹槽刻蝕后的清洗也會導致摻雜雜質進一步流失，尤其對于低濃度的環形區域流失嚴重，導致PMOS短溝道器件失去控制，而且SiGe凹槽深度惡化器件的可控性。
技術實現思路
本專利技術所要解決的技術問題是針對現有技術中存在上述缺陷，提供一種能夠有效抑制PMOSFET器件短溝道效應的方法。為了實現上述技術目的，根據本專利技術，提供了一種抑制PMOSFET器件短溝道效應的方法，包括：在P型襯底中形成N阱，并且在N阱區域上形成柵極結構；對暴露的N阱表面進行再氧化生成輕摻雜漏極區域；依次沉積第一氧化層和第二氮化硅層的疊層作為硬掩膜，并且對所述疊層進行回刻以形成硬掩膜圖案；利用形成有硬掩膜圖案的疊層，在N阱中刻蝕出Σ形狀的凹槽；針對Σ形狀的凹槽進行環形區域離子注入，以便與Σ形狀的凹槽鄰接地形成環形區域；在Σ形狀的凹槽中外延選擇性生長SiGe材料。優選地，在生成輕摻雜漏極區域之后沉積第一氮化硅層，并且對第一氮化硅層進行回刻以形成偏移隔離層，隨后依次沉積第一氧化層和第二氮化硅層的疊層作為硬掩膜。優選地，所述抑制PMOSFET器件短溝道效應的方法還包括：在選擇性生長SiGe材料之后去除作為硬掩膜的疊層。優選地，所述抑制PMOSFET器件短溝道效應的方法還包括：依次沉積第二氧化層和第三氮化硅層，并且對第二氧化層和第三氮化硅層進行回刻以在柵極結構側壁形成側墻。優選地，所述抑制PMOSFET器件短溝道效應的方法還包括：對源漏區執行離子注入，生成硅化物。優選地，環形區域離子注入時的注入方向與襯底表面的法線成預定角度。優選地，在環形區域離子注入期間進行多次旋轉注入。優選地，通過反應離子刻蝕處理刻蝕出Σ形狀的凹槽。優選地，輕摻雜漏極區域的厚度為12～30埃。優選地，所述襯底是硅襯底。本專利技術通過提出一種新的PMOSFET制程方法，有效的防止環形區域離子注入雜質的流失，控制環形區域雜質在整個器件的分布，從而有效的抑制短溝道效應；而且，本專利技術的這一方法與傳統工藝兼容，不增大成本。附圖說明結合附圖，并通過參考下面的詳細描述，將會更容易地對本專利技術有更完整的理解并且更容易地理解其伴隨的優點和特征，其中：圖1示意性地示出了根據本專利技術優選實施例的抑制PMOSFET器件短溝道效應的方法的第一步驟。圖2示意性地示出了根據本專利技術優選實施例的抑制PMOSFET器件短溝道效應的方法的第二步驟。圖3示意性地示出了根據本專利技術優選實施例的抑制PMOSFET器件短溝道效應的方法的第三步驟。圖4示意性地示出了根據本專利技術優選實施例的抑制PMOSFET器件短溝道效應的方法的第四步驟。圖5示意性地示出了根據本專利技術優選實施例的抑制PMOSFET器件短溝道效應的方法的第五步驟。圖6示意性地示出了根據本專利技術優選實施例的抑制PMOSFET器件短溝道效應的方法的第六步驟。圖7示意性地示出了根據本專利技術優選實施例的抑制PMOSFET器件短溝道效應的方法的第七步驟。圖8示意性地示出了根據本專利技術優選實施例的抑制PMOSFET器件短溝道效應的方法的第八步驟。圖9示意性地示出了根據本專利技術優選實施例的抑制PMOSFET器件短溝道效應的方法的第九步驟。需要說明的是，附圖用于說明本專利技術，而非限制本專利技術。注意，表示結構的附圖可能并非按比例繪制。并且，附圖中，相同或者類似的元件標有相同或者類似的標號。具體實施方式為了使本專利技術的內容更加清楚和易懂，下面結合具體實施例和附圖對本發明的內容進行詳細描述。圖1至圖9示意性地示出了根據本專利技術優選實施例的抑制PMOSFET器件短溝道效應的方法的各個步驟。如圖1至圖9所示，根據本專利技術優選實施例的抑制PMOSFET器件短溝道效應的方法包括：第一步驟：在P型襯底100中形成N阱200，并且在N阱區域上形成柵極結構300，如圖1所示；例如，所述襯底100是硅襯底。第二步驟：對暴露的N阱200表面進行再氧化生成輕摻雜漏極區域10，如圖2所示；優選地，輕摻雜漏極區域10的厚度為12～30埃。第三步驟：沉積第一氮化硅層，并且對第一氮化硅層進行回刻以形成偏移隔離層20，如圖3所示；需要說明的是，該第三步驟是根據器件性能可選的，也就是說在某些應用中可以不執行第三步驟。第四步驟：依次沉積第一氧化層和第二氮化硅層的疊層30作為硬掩膜，并且對所述疊層30進行回刻以形成硬掩膜圖案，如圖4所示；第五步驟：利用形成有硬掩膜圖案的疊層30，在N阱200中刻蝕出Σ形狀的凹槽40，如圖5所示；例如，優選地，第五步驟可以通過反應離子刻蝕處理刻蝕出Σ形狀的凹槽。第六步驟：針對Σ形狀的凹槽40進行環形區域離子注入，以便與Σ形狀的凹槽40鄰接地形成環形區域50，如圖6所示；優選地，環形區域離子注入時的注入方向與襯底表面的法線成預定角度。而且優選地，在環形區域離子注入期間進行多次旋轉注入。第七步驟：在Σ形狀的凹槽40中外延選擇性生長SiGe材料60，如圖7所示；第八步驟：去除作為硬掩膜的疊層30，如圖8所示；第九步驟：依次沉積第二氧化層和第三氮化硅層，并且對第二氧化層和第三氮化硅層進行回刻以在柵極結構300側壁形成側墻70；而且，對源漏區執行離子注入，生成硅化物80(在暴露的SiGe材料60表面和暴露本文檔來自技高網...

【技術保護點】
一種抑制PMOSFET器件短溝道效應的方法，其特征在于包括：在P型襯底中形成N阱，并且在N阱區域上形成柵極結構；對暴露的N阱表面進行再氧化生成輕摻雜漏極區域；依次沉積第一氧化層和第二氮化硅層的疊層作為硬掩膜，并且對所述疊層進行回刻以形成硬掩膜圖案；利用形成有硬掩膜圖案的疊層，在N阱中刻蝕出Σ形狀的凹槽；針對Σ形狀的凹槽進行環形區域離子注入，以便與Σ形狀的凹槽鄰接地形成環形區域；在Σ形狀的凹槽中外延選擇性生長SiGe材料。

【技術特征摘要】
1.一種抑制PMOSFET器件短溝道效應的方法，其特征在于包括：
在P型襯底中形成N阱，并且在N阱區域上形成柵極結構；
對暴露的N阱表面進行再氧化生成輕摻雜漏極區域；
依次沉積第一氧化層和第二氮化硅層的疊層作為硬掩膜，并且對所述疊層
進行回刻以形成硬掩膜圖案；
利用形成有硬掩膜圖案的疊層，在N阱中刻蝕出Σ形狀的凹槽；
針對Σ形狀的凹槽進行環形區域離子注入，以便與Σ形狀的凹槽鄰接地形
成環形區域；
在Σ形狀的凹槽中外延選擇性生長SiGe材料。
2.根據權利要求1所述的抑制PMOSFET器件短溝道效應的方法，其特征
在于，在生成輕摻雜漏極區域之后沉積第一氮化硅層，并且對第一氮化硅層進
行回刻以形成偏移隔離層，隨后依次沉積第一氧化層和第二氮化硅層的疊層作
為硬掩膜。
3.根據權利要求1或2所述的抑制PMOSFET器件短溝道效應的方法，其
特征在于還包括：在選擇性生長SiGe材料之后去除作為硬掩膜的疊層。
4.根據權利要求1或2所述的抑制PMOSFET器件短溝道效...

【專利技術屬性】
技術研發人員：周曉君，
申請(專利權)人：上海華力微電子有限公司，
類型：發明
國別省市：上海;31