本發(fā)明專利技術(shù)提供了一種SRAM型FPGA觸發(fā)器抗單粒子效應(yīng)性能評估系統(tǒng)及方法，該試驗(yàn)系統(tǒng)包括上位機(jī)和測試板；測試板包括控制處理FPGA、配置PROM、刷新芯片、存儲PROM、SRAM及被測FPGA；上位機(jī)負(fù)責(zé)流程控制和數(shù)據(jù)處理；測試板負(fù)責(zé)處理上位機(jī)發(fā)送的命令并進(jìn)行觸發(fā)器單粒子翻轉(zhuǎn)檢測。本發(fā)明專利技術(shù)通過使用FPGA內(nèi)置CAPTURE模塊把觸發(fā)器數(shù)據(jù)捕獲到配置存儲器中并回讀比較來完成觸發(fā)器SEU(Single?Event?Upset)靜態(tài)測試，使用由觸發(fā)器配置而成的移位寄存器鏈輸入輸出數(shù)據(jù)序列對比來完成觸發(fā)器SEU(Single?Event?Upset)動態(tài)測試，系統(tǒng)可以對SRAM型FPGA觸發(fā)器抗單粒子效應(yīng)性能進(jìn)行穩(wěn)定可靠的評估。
【技術(shù)實(shí)現(xiàn)步驟摘要】
本專利技術(shù)涉及一種SRAM型FPGA抗單粒子效應(yīng)性能評估系統(tǒng)及方法，主要是單粒子翻轉(zhuǎn)效應(yīng)SEU(Single-Event Upset)，屬于FPGA測試及福照試驗(yàn)領(lǐng)域。
技術(shù)介紹
SRAM型FPGA在空間領(lǐng)域的應(yīng)用除了要求其具有很高的可靠性以外，抗輻射是必須重點(diǎn)考慮的問題。SRAM型FPGA正常工作時，其中的觸發(fā)器和存儲器等單元存儲的數(shù)據(jù)常隨著電路的運(yùn)行而發(fā)生改變，這些存儲單元在數(shù)據(jù)保持穩(wěn)定不變的狀態(tài)下被高能粒子擊中和在數(shù)據(jù)發(fā)生改變的過程中被高能粒子擊中這兩種情況下的單粒子翻轉(zhuǎn)截面是否有差別，對SRAM型FPGA在空間輻射環(huán)境中工作的可靠性評價具有非常重要的意義。觸發(fā)器在FPGA中分布廣泛，在電路實(shí)際運(yùn)行過程中正常的翻轉(zhuǎn)也非常頻繁，是單粒子翻轉(zhuǎn)動態(tài)測試的另一個重點(diǎn)。目前現(xiàn)有的關(guān)于觸發(fā)器的動態(tài)SEU(Single-EventUpset)檢測方法通常將觸發(fā)器串成移位寄存器鏈，然后每兩個相同長度的移位寄存器鏈組成一組。動態(tài)測試時向每組移位寄存器組中輸入相同的數(shù)據(jù)，然后將每組移位寄存器組中兩個移位寄存器鏈的輸出數(shù)據(jù)進(jìn)行比較，若輸出數(shù)據(jù)相同則說明移位寄存器鏈中未發(fā)生過觸發(fā)器翻轉(zhuǎn)，不同則說明發(fā)生了翻轉(zhuǎn)。這種方法實(shí)現(xiàn)復(fù)雜且不夠準(zhǔn)確，偶數(shù)次翻轉(zhuǎn)和兩條移位寄存器鏈中的同一位置的觸發(fā)器翻轉(zhuǎn)會造成該方法漏判。現(xiàn)有的專利主要有:(I)一種基于JTAG接口的單粒子輻照試驗(yàn)測試系統(tǒng)及方法，申請?zhí)?201410706041.2，公開號:104483622A，該申請未涉及觸發(fā)器測試。(2)SRAM型FPGA單粒子效應(yīng)試驗(yàn)系統(tǒng)及方法，申請?zhí)?201110214108.7，公開號:102332307A，該專利中對只涉及觸發(fā)器的靜態(tài)測試，未闡述觸發(fā)器動態(tài)測試;本專利中所涉及刷新操作由單片機(jī)處理器控制，未使用刷新芯片。(3)—種SRAM型FPGA單粒子輻照試驗(yàn)測試系統(tǒng)及方法，申請?zhí)?201310724722.7，公開號:103744014A，該專利中宏觀闡述了FPGA配置存儲器、塊存儲器、觸發(fā)器等測試，關(guān)于觸發(fā)器測試未詳細(xì)闡述。總之，上述現(xiàn)有技術(shù)不能對FPGA觸發(fā)器抗單粒子效應(yīng)性能進(jìn)行準(zhǔn)確全面的評估，本專利技術(shù)克服現(xiàn)有技術(shù)不足，提供了一種準(zhǔn)確可靠的FPGA觸發(fā)器抗單粒子效應(yīng)性能評估系統(tǒng)及方法。
技術(shù)實(shí)現(xiàn)思路
本專利技術(shù)所要解決的技術(shù)問題是:克服現(xiàn)有技術(shù)的不足，提供了一種FPGA觸發(fā)器抗單粒子效應(yīng)性能評估系統(tǒng)及方法，通過使用FPGA內(nèi)置CAPTURE模塊把觸發(fā)器數(shù)據(jù)抓捕到配置存儲器中并回讀比較來完成觸發(fā)器SElKSingle-Event Upset)靜態(tài)測試，使用由觸發(fā)器配置而成的移位寄存器鏈輸入輸出數(shù)據(jù)序列對比來完成觸發(fā)器SEU(Single-Event Upset)動態(tài)測試，可以使系統(tǒng)更加穩(wěn)定，評估結(jié)果更加準(zhǔn)確和可靠。本專利技術(shù)的技術(shù)方案:一種SRAM型FPGA觸發(fā)器抗單粒子效應(yīng)性能評估測試系統(tǒng)，包括上位機(jī)和測試板;上位機(jī)放置于試驗(yàn)監(jiān)控室，用于進(jìn)行試驗(yàn)設(shè)置、試驗(yàn)過程控制和試驗(yàn)結(jié)果顯示；測試板放置于輻照試驗(yàn)室；測試板包括控制處理FPGA、配置PROM、刷新芯片、存儲PROM、SRAM及被測FPGA;所述控制處理FPGA分別與被測FPGA、刷新芯片、存儲PROM、SRAM、配置PROM、通信接口相連;控制處理FPGA通過通信接口與上位機(jī)相連;存儲PROM用于存儲用來配置被測FPGA的測試碼流，以供刷新芯片讀取;配置PROM用于存儲配置控制處理FPGA的配置碼流;被測FPGA置于輻照試驗(yàn)區(qū)；控制處理FPGA包括通信模塊、過程控制模塊、被測FPGA配置模塊、SELECTMAP回讀模塊、SRAM讀寫模塊；分為靜態(tài)測試和動態(tài)測試，靜態(tài)測試為:上位機(jī)下發(fā)燒寫SRAM指令通過通信接口傳至控制處理FPGA中的通信模塊，過程控制模塊識別SRAM指令后控制SRAM讀寫模塊將下發(fā)的被測FPGA碼流燒寫至SRAM配置碼流存儲區(qū)；上位機(jī)發(fā)出配置指令通過通信接口傳至控制處理FPGA中的通信模塊，過程控制模塊識別配置指令后從SRAM中讀取配置碼流通過被測FPGA配置模塊對被測FPGA進(jìn)行配置，配置碼流將被測FPGA中觸發(fā)器配置成移位寄存器鏈；上位機(jī)下發(fā)回讀被測FPGA觸發(fā)器數(shù)據(jù)指令，通過通信接口傳至FPGA中的通信模塊，過程控制模塊識別回讀被測FPGA觸發(fā)器數(shù)據(jù)指令后，設(shè)置被測FPGA中CAPTURE信號，將觸發(fā)器中數(shù)據(jù)抓捕到被測FPGA中的配置存儲器中；輻照前，通過SELECTMAP回讀模塊對被測FPGA中觸發(fā)器對應(yīng)的配置存儲器中數(shù)據(jù)進(jìn)行回讀，作為試驗(yàn)的原始對比數(shù)據(jù);輻照開始后，實(shí)時回讀觸發(fā)器中的數(shù)據(jù)并與原始對比數(shù)據(jù)進(jìn)行比較，統(tǒng)計翻轉(zhuǎn)數(shù)并存儲于SRAM靜態(tài)翻轉(zhuǎn)數(shù)存儲區(qū)，在收到上位機(jī)回傳結(jié)果指令后，控制處理FPGA中的過程控制模塊和通信模塊將觸發(fā)器靜態(tài)單粒子翻轉(zhuǎn)SEU(Single-Event Upset)測試結(jié)果回傳上位機(jī)；動態(tài)測試為:將被測FPGA中觸發(fā)器配置成移位寄存器鏈，開始觸發(fā)器動態(tài)單粒子翻轉(zhuǎn)SEU(Single-Event Upset)測試前，上位機(jī)下發(fā)刷新指令通過通信接口傳至FPGA中的通信模塊，過程控制模塊識別刷新指令后控制刷新芯片加載存儲PROM中數(shù)據(jù)對被測FPGA進(jìn)行刷新操作，刷新完成后，控制處理FPGA檢測到移位寄存器鏈數(shù)據(jù)輸出波形的下降沿到來后，將移位寄存器鏈輸出數(shù)據(jù)序列與原始對比數(shù)據(jù)“0101”實(shí)時進(jìn)行對比，統(tǒng)計翻轉(zhuǎn)數(shù)并存儲于SRAM動態(tài)翻轉(zhuǎn)數(shù)存儲區(qū)，收到上位機(jī)回傳結(jié)果指令后，通過處理控制FPGA中過程控制模塊和通信模塊將觸發(fā)器動態(tài)SEU測試結(jié)果回傳上位機(jī)。通信接口采用USB接口，通信模塊采用USB通信模塊。進(jìn)行FPGA觸發(fā)器動態(tài)SElKSingle-Event Upset)測試時，將被測FPGA中觸發(fā)器配置成移位寄存器鏈并保持其數(shù)據(jù)初值為I，由控制處理FPGA給移位寄存器鏈提供移位操作時鐘，將移位操作時鐘進(jìn)行2分頻、相移90度并保持其初值為O，作為移位寄存器鏈的數(shù)據(jù)輸入。一種SRAM型FPGA觸發(fā)器抗單粒子效應(yīng)性能評估測試方法，其特征在于:包括分為靜態(tài)測試和動態(tài)測試，其中:靜態(tài)測試為:上位機(jī)下發(fā)燒寫SRAM指令通過通信接口傳至控制處理FPGA中的通信模塊，過程控制模塊識別SRAM指令后控制SRAM讀寫模塊將下發(fā)的被測FPGA碼流燒寫至SRAM配置碼流存儲區(qū)；上位機(jī)發(fā)出配置指令通過通信接口傳至控制處理FPGA中的通信模塊，過程控制模塊識別配置指令后從SRAM中讀取配置碼流通過被測FPGA配置模塊對被測FPGA進(jìn)行配置，配置碼流將被測FPGA中觸發(fā)器配置成移位寄存器鏈；上位機(jī)下發(fā)回讀被測FPGA觸發(fā)器數(shù)據(jù)指令，通過通信接口傳至FPGA中的通信模塊，過程控制模塊識別回讀被測FPGA觸發(fā)器數(shù)據(jù)指令后，設(shè)置被測FPGA中CAPTURE信號，將觸發(fā)器中數(shù)據(jù)抓捕到被測FPGA中的配置存儲器中。輻照前，通過SELECTMAP回讀模塊對被測FPGA中觸發(fā)器對應(yīng)的配置存儲器中數(shù)據(jù)進(jìn)行回讀，作為試驗(yàn)的原始對比數(shù)據(jù);輻照開始后，實(shí)時回讀觸發(fā)器中的數(shù)據(jù)并與原始對比數(shù)據(jù)進(jìn)行比較，統(tǒng)計翻轉(zhuǎn)數(shù)并存儲于SRAM靜態(tài)翻轉(zhuǎn)數(shù)存儲區(qū)，在收到上位機(jī)回傳結(jié)果指令后，控制處理FPGA中的過程控制模塊和通信模塊將觸發(fā)器靜態(tài)單粒子翻轉(zhuǎn)SEU(Single-Event Upset)測試本文檔來自技高網(wǎng)...
【技術(shù)保護(hù)點(diǎn)】
一種SRAM型FPGA觸發(fā)器抗單粒子效應(yīng)性能評估測試系統(tǒng)，其特征在于：包括上位機(jī)和測試板；上位機(jī)放置于試驗(yàn)監(jiān)控室，用于進(jìn)行試驗(yàn)設(shè)置、試驗(yàn)過程控制和試驗(yàn)結(jié)果顯示；測試板放置于輻照試驗(yàn)室；測試板包括控制處理FPGA、配置PROM、刷新芯片、存儲PROM、SRAM及被測FPGA；所述控制處理FPGA分別與被測FPGA、刷新芯片、存儲PROM、SRAM、配置PROM、通信接口相連；控制處理FPGA通過通信接口與上位機(jī)相連；存儲PROM用于存儲用來配置被測FPGA的測試碼流，以供刷新芯片讀取；配置PROM用于存儲配置控制處理FPGA的配置碼流；被測FPGA置于輻照試驗(yàn)區(qū)；控制處理FPGA包括通信模塊、過程控制模塊、被測FPGA配置模塊、SELECTMAP回讀模塊、SRAM讀寫模塊；分為靜態(tài)測試和動態(tài)測試，靜態(tài)測試為：上位機(jī)下發(fā)燒寫SRAM指令通過通信接口傳至控制處理FPGA中的通信模塊，過程控制模塊識別SRAM指令后控制SRAM讀寫模塊將下發(fā)的被測FPGA碼流燒寫至SRAM配置碼流存儲區(qū)；上位機(jī)發(fā)出配置指令通過通信接口傳至控制處理FPGA中的通信模塊，過程控制模塊識別配置指令后從SRAM中讀取配置碼流通過被測FPGA配置模塊對被測FPGA進(jìn)行配置，配置碼流將被測FPGA中觸發(fā)器配置成移位寄存器鏈；上位機(jī)下發(fā)回讀被測FPGA觸發(fā)器數(shù)據(jù)指令，通過通信接口傳至FPGA中的通信模塊，過程控制模塊識別回讀被測FPGA觸發(fā)器數(shù)據(jù)指令后，設(shè)置被測FPGA中CAPTURE信號，將觸發(fā)器中數(shù)據(jù)抓捕到被測FPGA中的配置存儲器中；輻照前，通過SELECTMAP回讀模塊對被測FPGA中觸發(fā)器對應(yīng)的配置存儲器中數(shù)據(jù)進(jìn)行回讀，作為試驗(yàn)的原始對比數(shù)據(jù)；輻照開始后，實(shí)時回讀觸發(fā)器中的數(shù)據(jù)并與原始對比數(shù)據(jù)進(jìn)行比較，統(tǒng)計翻轉(zhuǎn)數(shù)并存儲于SRAM靜態(tài)翻轉(zhuǎn)數(shù)存儲區(qū)，在收到上位機(jī)回傳結(jié)果指令后，控制處理FPGA中的過程控制模塊和通信模塊將觸發(fā)器靜態(tài)單粒子翻轉(zhuǎn)SEU(Single?Event?Upset)測試結(jié)果回傳上位機(jī)；動態(tài)測試為：將被測FPGA中觸發(fā)器配置成移位寄存器鏈，開始觸發(fā)器動態(tài)單粒子翻轉(zhuǎn)SEU(Single?Event?Upset)測試前，上位機(jī)下發(fā)刷新指令通過通信接口傳至FPGA中的通信模塊，過程控制模塊識別刷新指令后控制刷新芯片加載存儲PROM中數(shù)據(jù)對被測FPGA進(jìn)行刷新操作，刷新完成后，控制處理FPGA檢測到移位寄存器鏈數(shù)據(jù)輸出波形的下降沿到來后，將移位寄存器鏈輸出數(shù)據(jù)序列與原始對比數(shù)據(jù)實(shí)時進(jìn)行對比，統(tǒng)計翻轉(zhuǎn)數(shù)并存儲于SRAM動態(tài)翻轉(zhuǎn)數(shù)存儲區(qū)，收到上位機(jī)回傳結(jié)果指令后，通過處理控制FPGA中過程控制模塊和通信模塊將觸發(fā)器動態(tài)SEU測試結(jié)果回傳上位機(jī)。...
【技術(shù)特征摘要】
【專利技術(shù)屬性】
技術(shù)研發(fā)人員：李學(xué)武，馮長磊，朱志強(qiáng)，張進(jìn)成，陳雷，張帆，孫雷，王媛媛，
申請(專利權(quán))人：北京時代民芯科技有限公司，北京微電子技術(shù)研究所，
類型：發(fā)明
國別省市：北京;11
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