本申請涉及“通過CVD蝕刻與淀積順序形成的CMOS晶體管結區”。本發明專利技術是對換置源?漏CMOS晶體管工藝的補充。處理工序可包括用一組設備在襯底材料中蝕刻一凹槽，然后在另一組設備中進行淀積。公開了一種在不暴露于空氣的條件下、在同一反應器中進行蝕刻及后續淀積的方法。相對于“異處”蝕刻技術，用于交換源?漏應用的“原處”蝕刻源?漏凹槽具有若干優點。晶體管驅動電流通過下列方式獲得了提高：(1)當蝕刻中表面暴露于空氣時，消除硅?外延層界面的污染，以及(2)精確控制蝕刻凹槽的形狀。淀積可通過包括選擇性和非選擇性方法的多種工藝來完成。在等厚淀積中，還提出了一種避免性能臨界區中的非晶態淀積的方法。
【技術實現步驟摘要】
本分案申請的母案申請日為2006年1月4日、申請號為200680006549.5、專利技術名稱為“通過CVD蝕刻與淀積順序形成的CMOS晶體管結區”。
本專利技術涉及電路器件和電路器件的制造與結構。
技術介紹
襯底上的電路器件(例如，半導體(例如硅)襯底上的集成電路(IC)晶體管、電阻器、電容器等)性能的增強，通常是那些器件的設計、制造和運行過程中所考慮的主要因素。例如，在金屬氧化物半導體(MOS)晶體管器件(例如用在互補金屬氧化物半導體(CMOS)中的那些器件)的設計和制造或形成期間，常常需要提高N型MOS器件(n-MOS)溝道中的電子移動，并需要提高P型MOS器件(p-MOS)溝道中的正電荷空穴的移動。評定器件性能的關鍵參數是在給定的設計電壓下傳送的電流。該參數一般稱為晶體管驅動電流或飽和電流(IDsat)。驅動電流受晶體管的溝道遷移率和外部電阻等因素的影響。溝道遷移率指晶體管的溝道區中的載流子(即空穴和電子)的遷移率。載流子遷移率的提高可直接轉換成給定的設計電壓和選通脈沖寬度條件下的驅動電流的提高。載流子遷移率可通過使溝道區的硅晶格應變來提高。對于p-MOS器件，載流子遷移率(即空穴遷移率)通過在晶體管的溝道區中產生壓縮應變來提高。對于n-MOS器件，載流子遷移率(即電子遷移率)通過在晶體管的溝道區中產生拉伸應變來提高。驅動電流還受其它因素影響，這些因素包括：(1)與歐姆接觸(金屬對半導體和半導體對金屬)相關聯的電阻，(2)源/漏區內自身的電阻，(3)溝道區和源/漏區之間的區域(即尖端區)的電阻，以及(4)由于在最初襯底-外延層界面的位置上的雜質(碳，氮，氧)污染而產生的界面電阻。這些電阻之和一般稱為外部電阻。通過在制作柵隔離絕緣層之前進行摻雜物注入來完成傳統的尖端(一般也稱為源漏延伸)區制作。摻雜物的位置集中在襯底的上表面附近。摻雜物的窄帶可導致大的擴散電阻，并限制從溝道到硅化物接觸面的電流流動。在當前技術的替換源-漏結構(replacementsource-drain architecture)中，凹槽的形狀較好，但在擴散電阻上仍然沒有充分最優化。
技術實現思路
根據本專利技術的實施例，提供了一種方法，包括：去除鄰近柵電極的襯底的第一部分以形成第一結區，并去除鄰近所述柵電極的所述襯底的不同的第二部分以形成襯底中的第二結區；以及在第一結區中和在第二結區中形成晶態材料的外延厚度；其中，所述去除和形成在同一處理室中且不破壞處理室密封的狀態下進行。附圖說明圖1是具有阱、柵介質層和柵電極的襯底的部分的示意截面圖。圖2示意表示形成具有尖端區的結區后的圖1的襯底。圖3A表示在結區中形成結的材料厚度之后的圖2的襯底。圖3B示出在具有尖端摻雜部的結區中形成材料厚度以形成結之后圖2的襯底。圖4示出典型的CMOS結構。圖5示意表示具有阱、柵介質層、柵電極和具有尖端區的結區的襯底的部分截面圖。圖6示意表示在結區中形成晶態材料厚度并在柵電極上形成非晶態材料厚度后的圖5的襯底。圖7表示在去除晶態材料厚度及非晶態材料厚度后的圖6的襯底。圖8表示在結區中形成后續晶態材料厚度并在柵電極上形成后續非晶態材料厚度后的圖7的襯底。圖9表示在去除晶態材料厚度及非晶態材料厚度后的圖8的襯底。圖10表示在結區中形成晶態材料厚度以形成結，并在柵電極上形成非晶態材料厚度后的圖9的襯底。圖11表示在去除非晶態材料后的圖10的襯底。圖12表示典型的CMOS結構。具體實施方式局部應變晶體管溝道區可通過在MOS晶體管的溝道區中，用產生應變的材料的選擇性外延形成源-漏區來完成。這樣的工藝流程可包括用蝕刻反應器在一個工藝操作中蝕刻晶體管的源-漏區中的襯底材料。后續操作可包括用淀積反應器中的Si合金材料來代替被去除的材料。蝕刻反應器和淀積反應器可在物理上不同并且分離。這樣，在開始Si合金淀積工序前，須將襯底從蝕刻反應器中取出并暴露于大氣壓環境。上述Si合金可以是純Si或Si1-xGex或Si1-xCx，并可以是不摻雜的或用P型或N型摻雜物摻雜的。上述淀積工序可以是選擇性的或非
選擇性的。根據本文給出的實施例，蝕刻反應器和淀積反應器可為物理上的同一反應器。例如，圖1是示意表示具有阱、柵介質層、柵電極和尖端材料的襯底部分的截面圖。圖1示出包含襯底120的裝置100，所述襯底具有在阱124上的襯底120的上表面125上形成的柵介質層144。柵電極190在柵介質層144上形成，并具有在其側面形成隔層112和114。在柵電極190上形成蝕刻掩模142。還示出了將阱124與外圍區128電隔離的電絕緣材料130。如圖所示，表面170和表面180鄰近柵電極190。裝置100及其上文描述的部件可例如在涉及一個或多個處理室的半導體晶體管制作工序中進一步加工，以形成p-MOS或n-MOS晶體管或者成為p-MOS或n-MOS晶體管的構成部分(例如，成為CMOS器件的構成部分)。例如，襯底120可由硅、多晶硅、單晶硅來形成、淀積或生長，或者采用形成硅基底或襯底(如硅晶圓)的各種其它適合的工藝。例如，根據各實施例，襯底120可通過生長具有厚度在100埃和1000埃之間的純硅的單晶硅襯底基材來形成。作為可選的方案，也可通過對各種適當的硅或硅合金材料進行充分的化學氣相淀積(CVD)以形成厚度在一微米和三微米之間的材料厚度(如通過CVD形成厚度是兩微米的材料厚度)來形成襯底120。襯底120還可認為是松弛的、不松弛的、分級的和/或不分級的硅合金材料。如圖1所示，襯底120包含阱124，例如在具有正電荷的P型材料上的具有負電荷的N型阱，該P型材料通過在襯底120的形成期間或之后摻雜襯底120來形成。具體地說，為形成阱124，上表面125可用磷、砷和/或銻摻雜來形成p-MOS晶體管(例如，CMOS器件的p-MOS器件)的N型阱。本文描述的摻雜可例如通過斜角摻雜(如將上文提到的摻雜物的離子或原子注入如襯底120或在襯底120中/上形成的材料中)來實現。例如，摻雜可包括由離子“槍”或離子“注入器”進行的離子注入，離子“槍”或離子“注入器”用經加速的高
速離子撞擊襯底表面，以注入離子而形成摻雜材料。經加速的離子可穿透材料表面并向下分散到材料中，形成一定深度的摻雜材料。例如，上表面125可被選擇性摻雜，例如通過將掩模置于未選擇區域上來阻止引入的摻雜物進入未選擇區域，同時允許摻雜物對阱124進行摻雜。作為可選的方案，為形成阱124，也可用硼和/或鋁摻雜上表面125來形成n-MOS晶體管(例如，CMOS器件的n-MOS器件)的P型阱。如此，阱124可以是適于形成晶體管器件的“溝道”的材料。例如，晶體管器件溝道可定義為在上表面125之下且在表面170和180之間的阱124的材料的一部分，或鄰近表面170和180而形成的結，表面170和180的耗用部分，和/或包括表面170和180。圖1示出在阱124和外圍區128之間的電絕緣材料130。材料130可以是足以將阱124與外圍區128電隔離的各種適當的電絕緣材料和結構。例如，外圍區128可以是相鄰或相近的晶體管器件的阱區。具體地說，材料130可以是在p-MOS器件(例如，其中阱124是N型阱)的N型阱和襯底120的其它區之間形成本文檔來自技高網...
【技術保護點】
一種方法，包括：去除鄰近柵電極的襯底的第一部分以形成第一結區，并去除鄰近所述柵電極的所述襯底的不同的第二部分以形成襯底中的第二結區；以及在第一結區中和在第二結區中形成晶態材料的外延厚度；其中，所述去除和形成在同一處理室中且不破壞處理室密封的狀態下進行。
【技術特征摘要】
2005.01.04 US 11/0297401.一種方法，包括：去除鄰近柵電極的襯底的第一部分以形成第一結區，并去除鄰近所述柵...
【專利技術屬性】
技術研發人員：A墨菲，G格拉斯，A韋斯特邁爾，M哈滕多夫，J萬克，
申請(專利權)人：英特爾公司，
類型：發明
國別省市：美國;US
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