本實用新型專利技術(shù)提供一種CMOS器件測試結(jié)構(gòu)及CMOS器件，所述CMOS器件測試結(jié)構(gòu)包括半導(dǎo)體襯底、形成于所述半導(dǎo)體襯底上的NMOS器件區(qū)、PMOS器件區(qū)、位于NMOS器件區(qū)和PMOS器件區(qū)之間的邊界區(qū)、多條柵極線以及多組設(shè)置于相鄰兩條柵極線上或間隔一條柵極線的兩條柵極線上的測試焊盤。通過測量每組多組測試焊盤之間的漏電流大小，即可監(jiān)控相應(yīng)的兩條柵極線之間是否被邊界區(qū)的異常外延層等異常導(dǎo)電層短接，從而保證所述邊界區(qū)中的相鄰柵極隔離性能，提高器件性能。
【技術(shù)實現(xiàn)步驟摘要】
本技術(shù)涉及半導(dǎo)體器件制造
，尤其涉及一種用于監(jiān)控NMOS和PMOS外延層分界的CMOS器件測試結(jié)構(gòu)及一種CMOS器件。
技術(shù)介紹
隨著半導(dǎo)體器件的尺寸越來越小，短溝道效應(yīng)(short channel effect，SCE)愈加明顯。為了抑制短溝道效應(yīng)，提出了在SOI晶片或塊狀半導(dǎo)體襯底上形成的FinFET。FinFET包括在半導(dǎo)體材料的鰭片(fin)的中間形成的溝道區(qū)，以及在鰭片兩端形成的源/漏(S/D)區(qū)。柵電極在溝道區(qū)的兩個側(cè)面包圍溝道區(qū)(即雙柵結(jié)構(gòu))，從而在溝道各側(cè)上形成反型層。由于整個溝道區(qū)都能受到柵極的控制，因此能夠起到抑制短溝道效應(yīng)的作用。在批量生產(chǎn)中，與使用SOI晶片相比，使用半導(dǎo)體襯底制造的FinFET成本效率更高，從而廣泛采用。現(xiàn)有的形成FinFET器件的制造方法通常包括以下工藝步驟：鰭(Fin)的形成→阱區(qū)注入→偽柵的形成→側(cè)壁的形成→擴展區(qū)注入→SiGe和SiC的選擇性外延→金屬柵極的形成→接觸孔的形成以及相應(yīng)的后端工序。其中，擴展區(qū)注入的目的主要是在鰭片兩端的源區(qū)和漏區(qū)中進(jìn)行摻雜離子注入，降低寄生電阻和寄生電容；SiGe和SiC的選擇性外延步驟中，通常使用SiN做硬掩膜層，在NMOS外延SiC應(yīng)變材料形成外延鰭，在PMOS外延SiGe應(yīng)變材料形成外延鰭，外延鰭通常位于最初形成的鰭頂部周圍，且表面積通常大于最初形成的鰭的表面積，用作發(fā)生應(yīng)變的源極和漏極區(qū)，由此使得柵極結(jié)構(gòu)下面的溝道區(qū)發(fā)生應(yīng)變或受到應(yīng)力，以增加器件的載流子遷移率和增強器件性能。下面結(jié)合圖1A～1D介紹FinFET器件制造方法的具體工藝步驟。首先，請參考圖1A，提供一半導(dǎo)體襯底100，所述半導(dǎo)體襯底100具有NMOS器件區(qū)101a和PMOS器件區(qū)101b，NMOS器件區(qū)101a和PMOS器件區(qū)101b之間的邊界區(qū)為L，并刻蝕半導(dǎo)體襯底100以形成NMOS器件區(qū)101a和PMOS器件區(qū)101b的鰭102，再在半導(dǎo)體襯底100表面上形成表面低于鰭102頂部的氧化層103以及位于氧化層103上方并圍繞鰭102側(cè)壁和頂部的偽柵104。其中，氧化層103通過氧化物沉積和回刻蝕工藝形成，偽柵104通過先在氧化層103
表面上沉積高出鰭頂部一定厚度的多晶硅層，而后刻蝕形成；然后在偽柵104側(cè)壁形成側(cè)墻(未圖示)，并以側(cè)墻和偽柵104為掩膜，進(jìn)行鰭102的源區(qū)和漏區(qū)的擴展區(qū)離子注入(未圖示)。接著，請參考圖1B，在包含偽柵104的器件表面形成SiN硬掩膜層105以及用于PMOS器件區(qū)101b的鰭102的源/漏區(qū)外延的圖案化光刻膠106。然后，繼續(xù)請參考圖1B，以圖案化光刻膠106為掩膜，刻蝕SiN硬掩膜層105，直至暴露出PMOS器件區(qū)101b的鰭102的源/漏區(qū)(未圖示),并在暴露出PMOS器件區(qū)101b的鰭102的源/漏區(qū)上方選擇生長SiGe外延材料以形成外延鰭(可參考圖2中的223)，由此可以在后續(xù)進(jìn)行源/漏極離子注入工藝，外延鰭可形成PMOS器件的源極和漏極。在PMOS器件區(qū)101b生長外延鰭期間，NMOS器件區(qū)101a上剩余的SiN硬掩膜層105可以防止外延材料生長在該區(qū)域的鰭102上。接著，請參考圖1C，在包含PMOS器件區(qū)101b的外延鰭的器件表面形成SiN硬掩膜層107以及用于NMOS器件區(qū)101a的鰭102的源/漏區(qū)外延的圖案化光刻膠108。然后，請參考圖1D，以圖案化光刻膠108為掩膜，刻蝕SiN硬掩膜層107，直至暴露出NMOS器件區(qū)101a的鰭102的源/漏區(qū)(未圖示),并在暴露出NMOS器件區(qū)101a的鰭102的源/漏區(qū)上方選擇生長SiC外延材料以形成外延鰭(可參考圖2中的213)，由此可以在后續(xù)進(jìn)行源/漏極離子注入工藝，外延鰭可形成NMOS器件的源極和漏極。在NMOS器件區(qū)101a生長外延鰭期間，PMOS器件區(qū)101b上剩余的SiN硬掩膜層105可以防止外延材料生長在該區(qū)域的鰭102的外延鰭上。然而，專利技術(shù)人發(fā)現(xiàn)，在上述步驟中，在去除NMOS器件區(qū)101a的鰭102的源/漏區(qū)上方的掩模層118時，由于器件制造的工藝節(jié)點在14nm以下，PMOS和NMOS的關(guān)鍵尺寸(critical dimension，CD)和層疊(Overlay，OVL)會存在偏移，因而邊界區(qū)L在經(jīng)歷過PMOS器件區(qū)101b外延SiGe過程中的刻蝕以及NMOS器件區(qū)101a外延SiC過程中的刻蝕后，該區(qū)域的SiN硬掩膜層會從偽柵104上剝離，從而會沿著NMOS器件區(qū)101a和PMOS器件區(qū)101b的邊界向NMOS器件區(qū)101a和PMOS器件區(qū)101b擴展，形成暴露出偽柵104的凹槽，因此在PMOS器件區(qū)101b外延SiGe和NMOS器件區(qū)101a外延SiC時，這些外延材料
會與邊界區(qū)L的凹槽中暴露的偽柵104結(jié)合，形成異常外延層(abnormal Epi)109。如果邊界區(qū)L中的相鄰兩條偽柵104，甚至相鄰三條偽柵104上的異常外延層109非常嚴(yán)重，而連接成塊，相當(dāng)在這幾條偽柵104之間直接短接了一條導(dǎo)線，由此會再次偽柵間的短路，并最終導(dǎo)致器件性能不佳。專利技術(shù)人還發(fā)現(xiàn)，上述問題不僅僅限于上述的FinFET COMS工藝，在現(xiàn)有的一些普通CMOS器件的制造工藝中也可能存在。在這些普通CMOS器件制造工藝中，當(dāng)形成柵極線之后，再通過刻蝕、沉積等工藝在PMOS器件區(qū)和NMOS器件區(qū)中形成外延層、硅化物等導(dǎo)電層時，也很有可能在PMOS器件區(qū)和NMOS器件區(qū)之間的邊界區(qū)中的柵極線上產(chǎn)生相應(yīng)的異常導(dǎo)電物質(zhì)，這些異常導(dǎo)電物質(zhì)嚴(yán)重時也會連接成塊，而導(dǎo)致相鄰或近鄰的幾條柵極線之間短路，漏電流極大，并最終導(dǎo)致器件性能不佳。因此，需要一種用于監(jiān)控NMOS器件區(qū)和PMOS器件區(qū)之間的邊界區(qū)中的異常外延層的測試結(jié)構(gòu)，能夠保證NMOS器件區(qū)和PMOS器件區(qū)的邊界區(qū)中的柵極隔離性能，提高器件的性能。
技術(shù)實現(xiàn)思路
本技術(shù)的目的在于提供一種CMOS器件測試結(jié)構(gòu)及CMOS器件，能夠監(jiān)控NMOS器件區(qū)和PMOS器件區(qū)之間的邊界區(qū)中的異常外延層等異常導(dǎo)電層，保證所述邊界區(qū)中的相鄰柵極隔離性能，提高器件性能。為解決上述問題，本技術(shù)提出一種CMOS器件測試結(jié)構(gòu)，包括：半導(dǎo)體襯底；形成于所述半導(dǎo)體襯底上的NMOS器件區(qū)、PMOS器件區(qū)以及位于所述NMOS器件區(qū)和PMOS器件區(qū)之間的邊界區(qū)，所述NMOS器件區(qū)和PMOS器件區(qū)中分別形成有沿相同方向延伸的至少一條條狀有源區(qū)；多條柵極線，位于所有條狀有源區(qū)上方，其延伸方向垂直于所述條狀有源區(qū)的延伸方向，且每條柵極線均從所述NMOS器件區(qū)開始，經(jīng)所述邊界區(qū)而延伸至所述PMOS器件區(qū)；多組測試焊盤，每組測試焊盤形成于相鄰兩條柵極線上或形成于間隔一條柵極線的兩條柵極線上，且所述兩條柵極線上的測試焊盤分別位于所述NMOS器件區(qū)和PMOS器件區(qū)。進(jìn)一步的，每條所述條狀有源區(qū)位于所述柵極線兩側(cè)的區(qū)域為源區(qū)和漏區(qū)，所述源區(qū)和漏區(qū)上形成有外延層。進(jìn)一步的，所述NMOS器件區(qū)的外延層為SiC層，所述PMOS器件區(qū)的的外延層為SiGe層。進(jìn)一步的，所述柵極線的材質(zhì)為多晶硅。進(jìn)一步的，所述半導(dǎo)體襯底為硅襯底、SOI襯底、鍺硅襯底、碳化硅襯底、砷化鎵襯底、砷化銦襯底或磷化銦襯底。進(jìn)一步的，所本文檔來自技高網(wǎng)...
【技術(shù)保護(hù)點】
一種CMOS器件測試結(jié)構(gòu)，其特征在于，包括：半導(dǎo)體襯底；形成于所述半導(dǎo)體襯底上的NMOS器件區(qū)、PMOS器件區(qū)以及位于所述NMOS器件區(qū)和PMOS器件區(qū)之間的邊界區(qū)，所述NMOS器件區(qū)和PMOS器件區(qū)中分別形成有沿相同方向延伸的至少一條條狀有源區(qū)；多條柵極線，位于所有條狀有源區(qū)上方，所述多條柵極線的延伸方向垂直于所述條狀有源區(qū)的延伸方向，且每條柵極線均從所述NMOS器件區(qū)開始，經(jīng)所述邊界區(qū)而延伸至所述PMOS器件區(qū)；多組測試焊盤，每組測試焊盤形成于相鄰兩條柵極線上或形成于間隔一條柵極線的兩條柵極線上，且所述兩條柵極線上的測試焊盤分別位于所述NMOS器件區(qū)和PMOS器件區(qū)。
【技術(shù)特征摘要】
1.一種CMOS器件測試結(jié)構(gòu)，其特征在于，包括：半導(dǎo)體襯底；形成于所述半導(dǎo)體襯底上的NMOS器件區(qū)、PMOS器件區(qū)以及位于所述NMOS器件區(qū)和PMOS器件區(qū)之間的邊界區(qū)，所述NMOS器件區(qū)和PMOS器件區(qū)中分別形成有沿相同方向延伸的至少一條條狀有源區(qū)；多條柵極線，位于所有條狀有源區(qū)上方，所述多條柵極線的延伸方向垂直于所述條狀有源區(qū)的延伸方向，且每條柵極線均從所述NMOS器件區(qū)開始，經(jīng)所述邊界區(qū)而延伸至所述PMOS器件區(qū)；多組測試焊盤，每組測試焊盤形成于相鄰兩條柵極線上或形成于間隔一條柵極線的兩條柵極線上，且所述兩條柵極線上的測試焊盤分別位于所述NMOS器件區(qū)和PMOS器件區(qū)。2.如權(quán)利要求1所述的CMOS器件測試結(jié)構(gòu)，其特征在于，每條所述條狀有源區(qū)位于所述柵極線兩側(cè)的區(qū)域為源區(qū)和漏區(qū)，所述源區(qū)和漏區(qū)上形成有外延層。3.如權(quán)利要求2所述的CMOS器件測試結(jié)構(gòu)，其特征在于，所述NMOS器件區(qū)的外延層為SiC層，所述PMOS器件區(qū)的的外延層為SiGe層。4.如權(quán)利要求1所述的CMOS器件測試結(jié)構(gòu)，其特征在于，所述柵極線的材質(zhì)為多晶硅。5.如權(quán)利要求1所述的CMOS器件測試結(jié)構(gòu)，其特征在于，所述半導(dǎo)體襯底為硅襯底、SOI襯底、鍺硅襯底...
【專利技術(shù)屬性】
技術(shù)研發(fā)人員：周飛，
申請(專利權(quán))人：中芯國際集成電路制造天津有限公司，中芯國際集成電路制造上海有限公司，
類型：新型
國別省市：天津;12
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