一種基于相位累加器的分數分頻器制造技術

本實用新型專利技術公開了一種基于相位累加器的分數分頻器，包括：頻率控制字模塊，用于確定相位累加器每次相位的遞增量；N位相位累加器，與所述頻率控制字模塊相連，用于在系統時鐘的觸發下進行相位的累加，并把累加的相位輸出；分頻電路，與所述N位相位累加器相連，把所述N位相位累加器輸出的相位與預設的值比較，實現占空比可調的分頻時鐘。本實用新型專利技術中相位累加器的位數N確定后，根據分頻時鐘和系統時鐘的關系可以計算出頻率控制字的值，頻率控制字決定相位累加器的相位遞增量，分頻電路根據相位累加器輸出的相位來輸出分頻時鐘，可以產生占空比可調、分頻比在2N到1/2之間的時鐘，輸出的分頻時鐘具有精度高、噪聲小、相位抖動小的優點。

【技術實現步驟摘要】

本技術涉及數字電路設計領域，尤其是一種基于相位累加器的占空比可調的分數分頻器。
技術介紹
數字電路設計中，分頻器是一種常用的基本電路，雖然目前大多數基于可編程邏輯器件的設計中使用集成的鎖相環進行分頻、倍頻以及相移，但是，在一些場合，使用自主設計的分頻器仍有必要，一方面其不需要消耗太多邏輯資源即可實現，另一方面也可以節省鎖相環資源。常用的分頻主要有偶數倍分頻、奇數倍分頻和小數分頻。其中偶數倍和奇數倍分頻的實現相對簡單，通過計數器計數就可完全實現。對于分數分頻的基本原理是設計兩個不同分頻比的整數分頻器，通過控制單位時間內兩種分頻比出現的不同次數來獲得所需要小數分頻值。比如設計一個分頻系數為10.1的分頻器，可以將分頻器設計成9次10分頻和1次11分頻，其總的分頻值為：F＝(9*10+1*11)/(9+1)＝10.1，這種實現方法由于分頻器的分頻值會不斷改變，其分頻后得到的信號抖動一般較大，需要改進。
技術實現思路
本技術的目的就是針對現有分數分頻器的不足，提出一種可以產生占空比可調、精度高、信號質量好的分數分頻器電路。為了解決上述問題，本技術提供一種基于相位累加器的分數分頻器，包括：頻率控制字模塊，用于確定相位累加器每次相位的遞增量；N位相位累加器，與所述頻率控制字模塊相連，用于在系統時鐘的觸發下進行相位的累加，并把累加的相位輸出；分頻電路，與所述N位相位累加器相連，
把所述N位相位累加器輸出的相位與預設的值比較，實現占空比可調的分頻時鐘。本技術提供的基于相位累加器的分數分頻器還具有以下技術特征：進一步地，所述的頻率控制字模塊輸出的頻率控制字取值范圍為1至2N-1，N為自然數。進一步地，所述N位相位累加器由N位加法器和N位寄存器組成，用于完成相位的累加并把累加的相位值輸出。進一步地，所述N位相位累加器的輸入端與所述頻率控制字模塊和所述N位寄存器的輸出端相連，所述N位加法器的輸出端與所述N位寄存器的輸入端連接。進一步地，所述分頻電路由N位比較器和寄存器組成，將所述N位相位累加器輸出的結果與設定的值進行比較，所述N位比較器的輸出端與所述寄存器的輸入端連接。進一步地，所述分頻電路由N位比較器和寄存器組成，其中所述N位比較器中設定的值Z由占空比P決定，Z＝P*2N。進一步地，所述分頻電路中，當所述N位相位累加器輸出的相位值小于Z時，所述N位比較器輸出高電平，當所述N位相位累加器輸出的相位值大于Z時，所述N位比較器輸出低電平。本技術具有如下有益效果：N位相位累加器的位數N確定后，根據分頻時鐘和系統時鐘的關系可以計算出頻率控制字的值，頻率控制字決定N位相位累加器的相位遞增量，分頻電路根據N位相位累加器輸出的相位來輸出分頻時鐘，可以產生占空比可調、分頻比在2N到1/2之間的時鐘，輸出的分頻時鐘具有精度高、噪聲小、相位抖動小的優點。附圖說明圖1為本技術實施例的分數分頻器的結構示意圖；圖2為本技術實施例的分數分頻器中頻率控制字K的示意圖；圖3為圖1中的N位相位累加器的結構示意圖；圖4為本技術的具體電路示意圖。具體實施方式下文中將參考附圖并結合實施例來詳細說明本技術。需要說明的是，在不沖突的情況下，本技術中的實施例及實施例中的特征可以相互組合。如圖1至圖4所示，本技術的基于相位累加器的分數分頻器的一個實施例中，該基于相位累加器的分數分頻器包括：頻率控制字模塊1，用于確定相位累加器每次相位的遞增量；N位相位累加器2，與頻率控制字模塊1相連，用于在系統時鐘的觸發下進行相位的累加，并把累加的相位輸出；分頻電路3，與N位相位累加器2相連，把N位相位累加器2輸出的相位與預設的值比較，實現占空比可調的分頻時鐘。本技術具有如下有益效果：N位相位累加器的位數N確定后，根據分頻時鐘和系統時鐘的關系可以計算出頻率控制字的值，頻率控制字決定N位相位累加器的相位遞增量，分頻電路根據N位相位累加器輸出的相位來輸出分頻時鐘，可以產生占空比可調、分頻比在2N到1/2之間的時鐘，輸出的分頻時鐘具有精度高、噪聲小、相位抖動小的優點。上述實施例中的的基于相位累加器的分數分頻器還具有以下技術特征：頻率控制字模塊1輸出的頻率控制字取值范圍為1至2N-1。如圖2所示，以正弦信號為例，它的幅度不是線性的，但其相位卻是線性增加的，根據這一特點，把一個相位周期360°平均分成2N份，其中N越大，輸出時鐘的精度越高，頻率控制字K就是一次的相位遞增量；假設系統基準時鐘的頻率為Fc，所需分頻時鐘的頻率為Fo，每次轉動一個角度360°/2N則可以產生一個頻率為Fc/2N的相位遞增量，只要選擇合適的頻率控制字K，使得Fo＝(Fc*K)/2N，就可以得到所需要的輸出頻率Fo；其中，N越大，輸出頻率的精度越高，頻率控制字K決定了相位累加器每次相位增加的遞增量，它的值可由公式K＝(Fo*2N)/Fc計
算得出。N位相位累加器2由N位加法器21和N位寄存器22組成，用于完成相位的累加并把累加的相位值輸出。N位相位累加器2的輸入端與頻率控制字模塊1和N位寄存器22的輸出端相連，N位加法器21的輸出端與N位寄存器22的輸入端連接。在每個系統時鐘的觸發下N位加法器21對頻率控制字K進行累加，把累加的結果存儲到N位寄存器22中，輸出給后面的分頻電路3。分頻電路3由N位比較器和寄存器組成，將N位相位累加器2輸出的結果與設定的值進行比較，N位比較器的輸出端與寄存器的輸入端連接，其中N位比較器中設定的值Z由占空比P決定，Z＝P*2N；當N位相位累加器2輸出的相位值小于Z時，N位比較器輸出高電平，當N位相位累加器2輸出的相位值大于Z時，N位比較器輸出低電平。具體而言，其中N位比較器的一端同N位相位累加器2的輸出連接，另一端是預設的值Z，Z可以根據占空比的要求計算得出，N位比較器輸出的結果同寄存器相連，寄存器的輸出為分頻時鐘，若要求占空比的值為P,由于一個相位周期是0到2N-1的循環，那么，Z＝P*2N；當相位值小于Z時，比較器輸出高電平；相位值大于Z時，比較器輸出低電平，由此可實現所要求的占空比。在具體實施時，如在UART的應用中，需要提供精確的波特率時鐘，取N的值為32，假設系統基準時鐘Fc的頻率為27MHz，波特率為9600b/s,帶入計算K的公式，可得頻率控制字K為1527100，每一個時鐘到來，圖3所示的N位相位累加器2對相位的累加值為1527100，并把累加的結果存儲在N位寄存器22中。分頻電路3由N位比較器和寄存器組成，比較器把相位累加器輸出的相位值和預設值Z進行比較，其中，預設值取決于占空比P，若P＝50％,N＝32,那么Z＝P*2N，得出預設值Z為231，當相位值小于Z時，比較器輸出高電平，當相位值大于Z時，比較器輸出低電平。比較器輸出的結果經過一級寄存器后輸出，即可得頻率為9600Hz的分頻時鐘。最后應說明的是：以上實施例僅用以說明本技術的技術方案，而非對其限制；盡管參照前述實施例對本技術進行了詳細的說明，本領域的普通
技術人員應當理解：其依然可以對前述各實施例所記載的技術方案進行修改，或者對其中部分技術特征進行等同替換；而這些修改或者替換，并不使相應技術方案的本質脫離本本文檔來自技高網...

【技術保護點】
一種基于相位累加器的分數分頻器，包括：頻率控制字模塊，用于確定相位累加器每次相位的遞增量；N位相位累加器，與所述頻率控制字模塊相連，用于在系統時鐘的觸發下進行相位的累加，并把累加的相位輸出；分頻電路，與所述N位相位累加器相連，把所述N位相位累加器輸出的相位與預設的值比較。

【技術特征摘要】
1.一種基于相位累加器的分數分頻器，包括：頻率控制字模塊，用于確定相位累加器每次相位的遞增量；N位相位累加器，與所述頻率控制字模塊相連，用于在系統時鐘的觸發下進行相位的累加，并把累加的相位輸出；分頻電路，與所述N位相位累加器相連，把所述N位相位累加器輸出的相位與預設的值比較。2.根據權利要求1所述的基于相位累加器的分數分頻器，其特征在于，所述的頻率控制字模塊輸出的頻率控制字取值范圍為1至2N-1。3.根據權利要求2所述的基于相位累加器的分數分頻器，其特征在于，所述N位相位累加器由N位加法器和N位寄存器組成，用于完成相位的累加并把累加的相位值輸出。4.根據權利要求3所述的基于相位累加器的分數分頻器，其特征在于，所述N位相位累加器的輸入...

【專利技術屬性】
技術研發人員：劉曉強，李毅，陳松，
申請(專利權)人：北京東方惠爾圖像技術有限公司，
類型：新型
國別省市：北京;11