半導體器件及制備方法、半導體器件的測試結構及方法技術

本發明專利技術涉及一種半導體器件及制備方法、半導體器件的測試結構及方法。所述測試結構包括半導體襯底；浮柵，位于所述半導體襯底上；浮柵極氧化物，位于所述半導體襯底和所述浮柵之間；控制柵，位于所述浮柵上；第一終端，與所述半導體襯底連接；第二終端，與所述控制柵電連接；第三終端，與露出的所述浮柵電連接。本發明專利技術所述測試結構和方法的優點在于：(1)可以通過在線WAT測試來監控周圍區器件的所述浮柵和控制柵之間的界面層。(2)當所述周圍區器件的所述浮柵和控制柵之間存在界面層，本發明專利技術所述檢測結構仍可以準確的檢測到柵極氧化物的電容-電流曲線，并且反饋得到準確的柵極氧化物的厚度。

【技術實現步驟摘要】

本專利技術涉及半導體存儲器件，具體地，本專利技術涉及一種半導體器件及制備方法、半導體器件的測試結構及方法。
技術介紹
隨著便攜式電子設備的高速發展(比如移動電話、數碼相機、MP3播放器以及PDA等)，對于數據存儲的要求越來越高。非易失閃存由于具有斷電情況下仍能保存數據的特點，成為這些設備中最主要的存儲部件，其中，由于閃存(flash memory)可以達到很高的芯片存儲密度，而且沒有引入新的材料，制造工藝兼容，因此，可以更容易更可靠的集成到擁有數字和模擬電路中。NOR和NAND是現在市場上兩種主要的非易失閃存技術，NOR閃存(Flash)器件屬于非易失閃存的一種，其特點是芯片內執行，這樣應用程序可以直接在Flash閃存內運行，不必再把代碼讀到系統RAM(隨機存儲器)中，從而使其具有較高的傳輸效率。對于非易失性存儲器(Nonvolatile memories，NVM)，隨著半導體器件尺寸的不斷縮小，節距也不斷縮小，相關的工藝不能再使用自對準多晶硅工藝，其中在存儲器的周圍區中包括浮柵多晶硅和控制柵多晶硅的堆疊。當所述浮柵多晶硅和控制柵多晶硅之間具有界面層時，所述界面層將會影響晶圓可接受測試(wafer acceptance test，WAT)的準確性，特別是會影響到所述柵極介電層厚度的測量，因為在測量過程中不僅包括柵極氧化物電容，還進一步包括浮柵和控制柵之間的電容，浮柵和控制柵之間的電容會影響柵極氧化物電容-電流曲線的測量，對所述測量造成干擾。因此需要對目前所述器件的檢測結構以及檢測方法作進一步的改進，以便消除上述問題。
技術實現思路
在
技術實現思路
部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本專利技術的
技術實現思路
部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。為了解決現有技術中存在的問題，提供了一種半導體器件的測試結構，包括：半導體襯底；浮柵，位于所述半導體襯底上；浮柵極氧化物，位于所述半導體襯底和所述浮柵之間；控制柵，位于所述浮柵上；第一終端，與所述半導體襯底連接；第二終端，與所述控制柵電連接；第三終端，與露出的所述浮柵電連接。可選地，所述第一終端與與所述半導體襯底連接之間具有自對準硅化物；所述第二終端與所述控制柵之間具有自對準硅化物；所述第三終端與露出的所述浮柵之間具有自對準硅化物。可選地，所述控制柵位于所述浮柵的一端。可選地，所述浮柵和所述控制柵的側壁上均形成有側墻絕緣保護層。本專利技術還提供了一種基于上述的測試結構的測試方法，包括：步驟S1：分別電連接所述第二終端和所述第三終端，并在所述第三終端上施加電壓，以得到電壓-電流曲線并計算出電阻阻值，根據所述電阻阻值判斷所述浮柵和控制柵之間是否存在界面層。可選地，在所述步驟S1中，若所述電壓-電流曲線計算所得的所述電阻阻值體現為浮柵材料、控制柵材料的正常電阻值，則所述浮柵和所述控制柵之間不存在界面層；若所述電壓-電流曲線計算所得的所述電阻阻值大于浮柵材料、控制柵材料的電阻值范圍，則所述浮柵和所述控制柵之間存在界面層。可選地，在所述步驟S1中，若所述電壓-電流曲線計算所得的電阻阻值大于浮柵材料、控制柵材料的電阻值范圍，則進一步執行步驟S2：則在所述浮柵上掃描-V～+V的電壓，所述控制
柵上電壓為0，以獲取電容-電壓曲線，進一步證實所述浮柵和所述控制柵之間存在界面層。可選地，所述方法還進一步包括步驟S3：分別電連接所述第一終端和第三終端，進行掃描以得到電容-電勢曲線，來測試所述浮柵極氧化物的厚度。可選地，若所述浮柵和所述控制柵之間不存在界面層，則分別電連接所述第二終端和第三終端，進行掃描以得到電容-電勢曲線，來測試所述柵極氧化物的厚度。本專利技術還提供了一種半導體器件，包括：核心單元區，所述核心單元區中形成有核心存儲區；周圍單元區，包括上述的測試結構以及CMOS器件。本專利技術還提供了一種半導體器件的制備方法，包括：步驟S1：提供半導體襯底，所述半導體襯底包括核心單元區和周圍單元區，在所述核心單元區上形成有核心區浮柵和核心區界面層，在所述周圍單元區上形成有周圍區浮柵和周圍區界面層；步驟S2：在所述核心單元區上方以及所述周圍單元區一端的上方形成第一掩蓋層，然后去除所述周圍區浮柵上的部分所述界面層；步驟S3：在所述核心單元區和所述周圍單元區上沉積控制柵材料層以及阻擋層；步驟S4：圖案化所述核心單元區的所述控制柵材料層和核心區浮柵，以形成核心區柵極結構；步驟S5：圖案化所述周圍單元區的控制柵材料層，以露出剩余的所述界面層并在所述周圍區浮柵上形成周圍區控制柵；步驟S6：在所述核心區柵極結構之間形成通孔，并在所述周圍區浮柵浮柵上形成第一終端，在所述周圍區控制柵上形成第二終端，在所述周圍區的所述半導體襯底上形成第三終端。可選地，在所述步驟S3中，在所述控制柵材料層上進一步形成SiN層。可選地，所述步驟S4包括：步驟S41：在所述核心單元區形成第一掩膜層，以所述第一掩膜層為掩膜，蝕刻所述控制柵材料層和所述核心區浮柵，以形成核心區柵極結構；步驟S42：在所述核心區柵極結構兩側的所述半導體襯底中執行LDD離子注入；步驟S43：在所述核心區柵極結構的側壁上形成側墻絕緣保護層，并執行源漏注入。可選地，所述步驟S4還進一步包括：步驟S44：沉積第一層間介電層，以覆蓋所述核心單元區和所述周圍單元區；步驟S45：平坦化所述第一層間介電層至所述核心區柵極結構；步驟S46：在所述核心單元區和所述周圍單元區上形成保護層；步驟S47：在所述核心單元區上形成第二掩蓋層，去除所述周圍單元區上的所述保護層，其中，采用濕法蝕刻去除所述周圍單元區上的所述保護層。可選地，所述步驟S5包括：步驟S51：在所述核心單元區和所述周圍單元區上形成第二掩膜層，并圖案化；步驟S52：以所述圖案化的第二掩膜層為掩膜蝕刻所述周圍單元區的控制柵材料層，以露出所述周圍區浮柵一端上的所述界面層，同時在所述周圍區浮柵的另一端形成周圍區控制柵。可選地，所述步驟S5還進一步包括：步驟S53：在所述周圍單元區執行LDD離子注入；步驟S54：沉積第一介電層和第二介電層，并進行干法蝕刻，在所述周圍單元區上的浮柵和控制柵的側壁上均形成側墻絕緣保護層；步驟S55：在所述周圍單元區的一端執行N型離子注入，在所述另周圍單元區的一端P型離子注入。可選地，所述步驟S5還進一步包括：步驟S56：在所述核心單元區和所述周圍單元區上形成絕緣阻擋層；步驟S57：在所述核心單元區上形成第三掩蓋層，以去除所述周圍單元區上的所述絕緣阻擋層；步驟S58：在露出的所述周圍區浮柵上、所述周圍區控制柵上和所述周圍區的所述半導體襯底上形成自對準金屬硅化物層。可選地，所述步驟S6包括：步驟S61：在所述核心單元區和所述周圍單元區上形成第二層間介電層和第三層間介電層，以覆蓋所述核心單元區和所述周圍單元區；步驟S62：在所述周圍單元區上形成第四掩蓋層，以去除所述核心單元區上的所述第三層間介電層；步驟S63：平坦化所述第二層間介電層至所述核心區柵極結構；步驟S64：圖案化所述核心單元區上的第一層間介電層，以在所述第一層間介電層中的所述核心區柵極結構之間形成通孔開口；步驟S65：圖案化所本文檔來自技高網...

【技術保護點】
一種半導體器件的測試結構，包括：半導體襯底；浮柵，位于所述半導體襯底上；浮柵極氧化物，位于所述半導體襯底和所述浮柵之間；控制柵，位于所述浮柵上，并且露出部分所述浮柵；第一終端，與所述半導體襯底電連接；第二終端，與所述控制柵電連接；第三終端，與露出的所述浮柵電連接。

【技術特征摘要】
1.一種半導體器件的測試結構，包括：半導體襯底；浮柵，位于所述半導體襯底上；浮柵極氧化物，位于所述半導體襯底和所述浮柵之間；控制柵，位于所述浮柵上，并且露出部分所述浮柵；第一終端，與所述半導體襯底電連接；第二終端，與所述控制柵電連接；第三終端，與露出的所述浮柵電連接。2.根據權利要求1所述的測試結構，其特征在于，所述第一終端與與所述半導體襯底連接之間具有自對準硅化物；所述第二終端與所述控制柵之間具有自對準硅化物；所述第三終端與露出的所述浮柵之間具有自對準硅化物。3.根據權利要求1所述的測試結構，其特征在于，所述控制柵位于所述浮柵的一端。4.根據權利要求1所述的測試結構，其特征在于，所述浮柵和所述控制柵的側壁上均形成有側墻絕緣保護層。5.一種基于權利要求1至4之一所述的測試結構的測試方法，包括：步驟S1：分別電連接所述第二終端和所述第三終端，并在所述第三終端上施加電壓，以得到電壓-電流曲線并計算出電阻阻值，根據所述電阻阻值判斷所述浮柵和控制柵之間是否存在界面層。6.根據權利要求5所述的方法，其特征在于，在所述步驟S1中，若所述電壓-電流曲線計算所得的所述電阻阻值體現為浮柵材料、控制柵材料的正常電阻值，則所述浮柵和所述控制柵之間不存在界面層；若所述電壓-電流曲線計算所得的所述電阻阻值大于浮柵材料、控制柵材料的電阻值范圍，則所述浮柵和所述控制柵之間存在界面層。7.根據權利要求6所述的方法，其特征在于，在所述步驟S1中，若所述電壓-電流曲線計算所得的電阻阻值大于浮柵材料、控制柵材料的電阻值范圍，則進一步執行步驟S2：則在所述浮柵上掃描-V～+V的電壓，所述控制柵上電壓為0，以獲取電容-電勢曲線，進一步證實所述浮柵和所述控制柵
\t之間存在界面層。8.根據權利要求5至7之一所述的方法，其特征在于，所述方法還進一步包括步驟S3：分別電連接所述第一終端和第三終端，進行掃描以得到電容-電勢曲線，來測試所述浮柵極氧化物的厚度。9.根據權利要求5所述的方法，其特征在于，若所述浮柵和所述控制柵之間不存在界面層，則分別電連接所述第二終端和第三終端，進行掃描以得到電容-電勢曲線，來測試所述柵極氧化物的厚度。10.一種半導體器件，包括：核心單元區，所述核心單元區中形成有核心存儲區；周圍單元區，包括權利要求1至4之一所述的測試結構以及CMOS器件。11.一種半導體器件的制備方法，包括：步驟S1：提供半導體襯底，所述半導體襯底包括核心單元區和周圍單元區，在所述核心單元區上形成有核心區浮柵和核心區界面層，在所述周圍單元區上形成有周圍區浮柵和周圍區界面層；步驟S2：在所述核心單元區上方以及所述周圍單元區一端的上方形成第一掩蓋層，然后去除所述周圍區浮柵上的部分所述界面層；步驟S3：在所述核心單元區和所述周圍單元區上沉積控制柵材料層以及阻擋層；步驟S4：圖案化所述核心單元區的所述控制柵材料層和核心區浮柵，以形成核心區柵極結構；步驟S5：圖案化所述周圍單元區的控制柵材料層，以露出剩余的所述界面層并在所述周圍區浮柵上形成周圍區控制柵；步驟S6：在所述核心區柵極結構之間形成通孔，并在所述周圍區浮柵浮柵上形成第一終端，在所述周圍區控制柵上形成第二終端，在所述周圍區的所述半導體襯底上形成第三終端。12.根據權利要求11所述的方法，其特征在于，在所述步驟S...

【專利技術屬性】
技術研發人員：張金霜，李紹斌，鄒陸軍，
申請(專利權)人：中芯國際集成電路制造上海有限公司，
類型：發明
國別省市：上海;31