存儲器結(jié)構(gòu)及其制造方法技術(shù)

本發(fā)明專利技術(shù)公開了一種存儲器結(jié)構(gòu)及其制造方法。這種存儲器結(jié)構(gòu)包括一基板及一電阻。基板具有一溝道。電阻設(shè)置于該溝道中。電阻包括一主體及二連接部。主體包括一底部及二頂部。底部位于溝道中，頂部彼此分開地位于底部上。連接部分別位于二頂部上。連接部的電阻系數(shù)小于主體的電阻系數(shù)。

【技術(shù)實(shí)現(xiàn)步驟摘要】

本專利技術(shù)是有關(guān)于一種半導(dǎo)體結(jié)構(gòu)及其制造方法，特別是有關(guān)于一種存儲器結(jié)構(gòu)及其制造方法。
技術(shù)介紹
電阻廣泛地應(yīng)用于各種半導(dǎo)體裝置中。舉例來說，在存儲器裝置中所使用的電阻包括阻抗值較高的電阻以及阻抗值較低的電阻。一般來說，在二維的存儲器裝置中，以浮柵型的電阻作為阻抗值較高的電阻，并以控制柵型的電阻作為阻抗值較低的電阻。使用于三維存儲器裝置中的電阻，特別是阻抗值較高的電阻，則仍在發(fā)展中。
技術(shù)實(shí)現(xiàn)思路
本專利技術(shù)提供一種包括新型電阻的存儲器結(jié)構(gòu)及其制造方法。此種電阻的制造方法可與存儲器的陣列區(qū)的制造方法整合。根據(jù)一些實(shí)施例，一種存儲器結(jié)構(gòu)包括一基板及一電阻。基板具有一溝道。電阻設(shè)置于該溝道中。電阻包括一主體及二連接部。主體包括一底部及二頂部。底部位于溝道中，頂部彼此分開地位于底部上。連接部分別位于二頂部上。連接部的電阻系數(shù)(resistivity)小于主體的電阻系數(shù)。根據(jù)一些實(shí)施例，一種存儲器結(jié)構(gòu)的制造方法包括下列步驟。首先，在一基板中形成一溝道。形成一電阻的一主體。該主體包括一底部及二頂部。底部位于溝道中，頂部彼此分開地位于底部上。接著，在主體的二頂部上分別形成電阻的二連接部。連接部分的電阻系數(shù)低于主體的電阻系數(shù)。為了對本專利技術(shù)的上述及其他方面有更佳的了解，下文特舉較佳實(shí)施例，并配合所附圖式，作詳細(xì)說明如下：附圖說明圖1為根據(jù)本專利技術(shù)實(shí)施例的存儲器結(jié)構(gòu)的示意圖。圖2A～圖11C為根據(jù)本專利技術(shù)實(shí)施例的存儲器結(jié)構(gòu)制造方法的各個(gè)步驟的示意圖。圖12A～圖12B為根據(jù)本專利技術(shù)一實(shí)施例的存儲器結(jié)構(gòu)的電阻配置的示意圖。圖13A～圖13B為根據(jù)本專利技術(shù)另一實(shí)施例的存儲器結(jié)構(gòu)的電阻配置的示意圖。【符號說明】102：基板104：電阻106：主體108：底部110、112：頂部114、116：連接部118：介電層120、122：接點(diǎn)202：基板204：氧化物層206：光刻膠208：介電層210：主體材料層212：保護(hù)層214：主體216：底部218、220：頂部222：光刻膠224：覆蓋層226：覆蓋層228：第一介電材料層230：金屬層232：連接材料層234、236：連接部238：第二介電材料層240：接點(diǎn)242：勢壘層244：金屬層302：電阻304、306：連接部308：接點(diǎn)402：電阻404、406：連接部408：接點(diǎn)L1、L2、L3：長度T：溝道W：寬度具體實(shí)施方式請參照圖1，其繪示根據(jù)本專利技術(shù)實(shí)施例的存儲器結(jié)構(gòu)。這種存儲器結(jié)構(gòu)包括一基板102及一電阻104。基板102可以是硅基板。基板102具有一溝道T。電阻104設(shè)置于溝道T中。在此，電阻104可有部分凸出于溝道T之外，但仍屬于「設(shè)置于溝道T中」這個(gè)特征所包括的范圍。電阻104包括一主體106及二連接部114、116。主體106包括一底部108及二頂部110、112。底部108位于溝道T中。頂部110、112彼此分開地位于底部108上。在一實(shí)施例中，如此的配置使得主體106具有一剖面實(shí)質(zhì)上為U形形狀。連接部114、116分別位于頂部110、112上。連接部114、116的電阻系數(shù)小于主體106的電阻系數(shù)。在一實(shí)施例中，主體106是由摻雜量為1016cm-3～1020cm-3的摻雜多晶硅所形成(可為p型或n型)，連接部114、116是由金屬硅化物所形成，例如CoSi、NiSi、TiSi等等。此時(shí)，金屬硅化物的電阻值相對于摻雜多晶硅
的電阻值可忽略不計(jì)。因此，電阻104的有效長度基本上為連接部114到底部108之間的長度L1、頂部110、112之間的長度L2、及底部108到連接部116之間的長度L3加總的長度，而電阻104的有效寬度基本上為溝道的寬度W。如此一來，可通過調(diào)整這些尺寸來改變電阻104的電阻值。在一實(shí)施例中，存儲器結(jié)構(gòu)還可包括一介電層118，位于電阻104與基板102之間。介電層118可以具有氧化物-氮化物-氧化物(ONO)結(jié)構(gòu)。在一實(shí)施例中，介電層118存儲器結(jié)構(gòu)還可包括二接點(diǎn)120、122，分別位于連接部114、116上。圖2A～圖11C繪示根據(jù)本專利技術(shù)實(shí)施例的存儲器結(jié)構(gòu)制造方法的各個(gè)步驟，其中以「B」及「C」所指示的圖分別是取自由「A」所指示的圖中的1-1’線及2-2’線的剖面圖。請參照圖2A～圖2B，在一基板202中形成溝道T。具體來說，基板202可包括陣列區(qū)及周邊區(qū)，而溝道T是形成在周邊區(qū)。基板202可例如是硅基板。可在基板上形成一氧化物層204，溝道T亦貫穿氧化物層204。溝道T例如可利用光刻膠206以刻蝕方式來形成。接著，形成一電阻的一主體214(示于圖5A～圖5B)。主體214包括一底部216及二頂部218、220。底部216位于溝道T中。頂部218、220彼此分開地位于底部216上。請參照圖3A～圖3B，在基板202上及溝道T中形成一主體材料層210。在一實(shí)施例中，若是在周邊區(qū)形成電阻的工藝與在陣列區(qū)形成存儲器陣列的工藝同步進(jìn)行，則在形成主體材料層210之前，可先在基板202上及溝道T中共形形成一介電層208。介電層208可以具有氧化物-氮化物-氧化物(ONO)結(jié)構(gòu)，通過沉積來形成。主體材料層210可以是由摻雜硅所形成。舉例來說，主體材料層210可以是由摻雜量為1016cm-3～1020cm-3的p型或n型摻雜多晶硅所形成。主體材料層210可以通過沉積來形成。在沉積介電層208及主體材料層210時(shí)，可能在周邊區(qū)中并非預(yù)定形成電阻的區(qū)域也沉積了這二層，因此需要一移除步驟。或者，在陣列區(qū)及周邊區(qū)中并非預(yù)定形成電阻的區(qū)域可能進(jìn)行其他處理。在這樣的時(shí)候，請參照圖4A～圖4B，在預(yù)定形成電阻的區(qū)域上方以一保護(hù)層212避免受到結(jié)構(gòu)損害。保護(hù)層212可例如是光刻膠。請參照圖5A～圖5B，圖案化主體材料層210，以形成主體214的底部216及頂部218、220。這個(gè)圖案化步驟例如可利用光刻膠222以刻蝕方式來進(jìn)行。在一實(shí)施例中，位于溝道T中的主體材料層210，即使不用于構(gòu)成電阻的底部216，也不會被移除。在本實(shí)施例中，底部216及頂部218、220是以一體的方式形成，底部216及頂部218、220之間不夾有其他的層。再接著，在主體214的頂部218、220上分別形成電阻的二連接部234、236(示于圖10A～圖10B)。連接部分234、236的電阻系數(shù)低于主體214的電阻系數(shù)。請參照圖6A～圖6B，在基板202及主體214的頂部218、220上共形形成二覆蓋層224、226。覆蓋層224可為氧化物層，覆蓋層226可為氮化物(例如SiNx)層。請參照圖7A～圖7B，在覆蓋層224、226的凹入處形成一第一介電材料層228。第一介電材料層228可為氧化物層。第一介電材料層228例如可通過沉積及化學(xué)機(jī)械研磨(Chemical Mechanical Polishing，CMP)來進(jìn)行。化學(xué)機(jī)械研磨可在接觸到覆蓋層226時(shí)停止。請參照圖8A～圖8B，移除覆蓋層224、226的一部分，暴露出頂部218、220。這個(gè)移除步驟例如可通過刻蝕來進(jìn)行。接著請參照圖9A～圖9B，在暴露出的頂部218、220上沉積一金屬層230。金屬層230例如可為鈷(Co)層、鎳(Ni)層或鈦(Ti)層等等。請參照圖10A～圖10B，使暴露出的頂部218、220與金屬層230反應(yīng)，在頂本文檔來自技高網(wǎng)...

【技術(shù)保護(hù)點(diǎn)】
一種存儲器結(jié)構(gòu)，包括：一基板，具有一溝道；以及一電阻，設(shè)置于該溝道中，該電阻包括：一主體，包括一底部及二頂部，該底部位于該溝道中，該二頂部彼此分開地位于該底部上；及二連接部，分別位于該二頂部上，該二連接部的電阻系數(shù)小于該主體的電阻系數(shù)。

【技術(shù)特征摘要】
1.一種存儲器結(jié)構(gòu)，包括：一基板，具有一溝道；以及一電阻，設(shè)置于該溝道中，該電阻包括：一主體，包括一底部及二頂部，該底部位于該溝道中，該二頂部彼此分開地位于該底部上；及二連接部，分別位于該二頂部上，該二連接部的電阻系數(shù)小于該主體的電阻系數(shù)。2.根據(jù)權(quán)利要求1所述的存儲器結(jié)構(gòu)，其中該主體是由摻雜量為1016cm-3～1020cm-3的摻雜多晶硅所形成，該二連接部是由金屬硅化物所形成。3.根據(jù)權(quán)利要求1所述的存儲器結(jié)構(gòu)，更包括：一介電層，位于該電阻與該基板之間。4.根據(jù)權(quán)利要求1所述的存儲器結(jié)構(gòu)，更包括：二接點(diǎn)，分別位于該二連接部上。5.根據(jù)權(quán)利要求1所述的存儲器結(jié)構(gòu)，包括多個(gè)該電阻，這些電阻并排設(shè)置，且這些電阻的任一者與其相鄰二者分別只以該二連接部的其中一者相連接，以形成一串行電路。6.根據(jù)權(quán)利要求1所述的存儲器結(jié)構(gòu)，包括多個(gè)該電阻，這些電阻并排設(shè)置，且這些電阻的任一者與其相鄰者以該二連接部相連接，以形成并聯(lián)電路。7.一種存儲...

【專利技術(shù)屬性】
技術(shù)研發(fā)人員：葉騰豪，胡志瑋，
申請(專利權(quán))人：旺宏電子股份有限公司，
類型：發(fā)明
國別省市：中國臺灣;71