制備ESD器件的方法、ESD器件技術

本發明專利技術涉及半導體制造技術領域，尤其涉及一種制備ESD器件的方法、ESD器件，基于傳統制備MOS器件(如PMOS或NMOS器件)的基礎上，通過采用ESD離子注入掩膜版，以打開位于源/漏區上方的介質層，并利用濕法刻蝕工藝于硅襯底中形成上寬下窄的V型溝槽，繼續于該V型溝槽中生長離子摻雜濃度不同的兩個外延層，以在源/漏區形成三角形的外延應力層(即底部外延層)，進而在不進行ESD離子注入工藝的前提下，實現增強溝道表面應力及優化ESD觸發電壓的目的，在有效改善器件SEC的同時，還能大大提高ESD器件的性能。

【技術實現步驟摘要】

本專利技術涉及半導體制造
，尤其涉及一種制備ESD器件的方法、ESD器件。
技術介紹
隨著半導體技術的不斷發展，MOSFET的尺寸正在大幅度的縮減，但由于柵氧化層厚度和電源電壓的限制，使得難以有效的抑制器件的短溝道效應(short-channel effect，簡稱SCE)。目前，一般是采用超淺結工藝(Ultra-shallow junctions，簡稱USJ)來改善ESD(Electro-Static discharge，靜電釋放)器件的SCE，但其會明顯的增大器件的漏結電容(drain junction capacitance)和漏電流(junction leakage)，尤其是在采用兩步S/D注入工藝制備的NMOS器件(NMOS with two-step S/D implantation)中，由于電源電壓(supply voltage)較高，使得漏極端離子注入區或暈環離子注入區(如采用重摻雜工藝(heavily-doped halo)進行離子注入等)交界處(drain/halo junction)具有高電場區(high electric field)，進而降低了半導體器件的性能。另外，當前HKMG工藝中均是在輕摻雜工藝(LDD)和隔離工藝之后，采用SiGe進行高K金屬柵極的制備工藝，但采用上述工藝步驟制備的器件在進行晶圓測試(Wafer Acceptance Test，簡稱WAT)
時，會出現嚴重的漏感應勢壘降低效應(Drain induction barrier lower，簡稱DIBL)和漏電流，并很難通過調節LDD(Low doped drain)及口袋注入(Pocket implantation，簡稱PKT)工藝中能量、劑量、離子注入傾斜角度等參數或是使用雙PKT工藝等方式來改善上述器件的DIBL和漏電流。
技術實現思路
針對上述技術問題，通過利用工業計算機輔助設計(Technology Computer Aided Design，簡稱TCAD)進行模擬分析后發現，造成上述器件嚴重的SCE主要是因為在進行PKT(即halo implantation)注入時擴散至外延層(如SiGe)溝槽的離子，或采用高濃度硼離子原位外延工藝制備外延層時離子擴散等造成的，故本申請提供了一種制備ESD器件的方法，所述方法包括：提供一設置有阱區的硅襯底，并于所述阱區之上制備介質層；采用ESD離子注入掩膜版，刻蝕所述介質層至所述阱區的上表面，以形成互連孔；刻蝕所述互連孔所暴露的所述阱區，并停止在所述硅襯底中，以形成位于所述互連孔下方的V型溝槽；于所述V型溝槽中制備具有第一摻雜濃度的底部外延層后，繼續制備具有第二摻雜濃度的頂部外延層，以充滿所述V型溝槽；其中，所述第二摻雜濃度大于所述第一摻雜濃度。上述的制備ESD器件的方法，其中，所述硅襯底的上表面還覆
蓋有柵極堆疊結構；所述柵極堆疊結構嵌入設置于所述介質層中。上述的制備ESD器件的方法，其中，所述介質層的材質為氮化硅。上述的制備ESD器件的方法，其中，所述硅襯底的上表面的晶面為(100)，所述V型溝槽的側壁的晶面為(110)或(111)。上述的制備ESD器件的方法，其中，所述V型溝槽的深度為30～100nm。上述的制備ESD器件的方法，其中，所述ESD器件為NMOS類型的ESD器件或PMOS類型的ESD器件。上述的制備ESD器件的方法，其中，所述方法還包括：所述ESD器件為NMOS類型的ESD器件時，所述底部外延層和所述頂部外延層的材質均為碳化硅；所述ESD器件為PMOS類型的ESD器件時，所述底部外延層和所述頂部外延層的材質均為含碳的鍺化硅。上述的制備ESD器件的方法，其中，所述方法還包括：采用源/漏輕摻雜工藝形成所述底部外延層中摻雜離子的所述第一摻雜濃度；采用源/漏重摻雜工藝形成所述頂部外延層中摻雜離子的所述第二摻雜濃度。上述的制備ESD器件的方法，其中，所述底部外延層和所述頂部外延層中摻雜的離子為硼離子或氟化硼離子。上述的制備ESD器件的方法，其中，所述方法還包括：采用HF、HBr或CH3COOH刻蝕溶液刻蝕所述硅襯底，以形成所述V形溝槽。上述的制備ESD器件的方法，所述方法還包括：依次進行的輕摻雜工藝和口袋注入工藝；其中，在制備所述底部外延層之前進行所述口袋注入工藝，或者在形成所述頂部外延層之后進行所述輕摻雜工藝。上述的制備ESD器件的方法，所述方法還包括：所述輕摻雜工藝的離子注入劑量為5e18/cm2～1e20/cm3。本申請還記載了一種ESD器件，可采用上述任意一項所述的制備ESD器件的方法制備所述ESD器件，所述ESD器件包括：硅襯底，所述硅襯底中形成有阱區；柵堆疊結構，覆蓋部分所述硅襯底的上表面；V型外延層，嵌入設置于所述阱區中，所述介質層覆蓋所述V型外延層的上表面；其中，所述V型外延層包括具有第一摻雜濃度的底部外延層和具有第二摻雜濃度的頂部外延層，且所述第一摻雜濃度小于所述第二摻雜濃度。綜上所述，由于采用了上述技術方案，本專利申請記載了一種制備ESD器件的方法、ESD器件，基于傳統制備MOS器件(如PMOS或NMOS器件)的基礎上，通過采用ESD離子注入掩膜版，以打開位于阱區上方的介質層，并利用濕法刻蝕工藝于硅襯底中形成上寬下窄的V型溝槽，繼續于該V型溝槽中生長離子摻雜濃度不同的兩個
外延層，以在阱區形成三角形(Triangle-shape)的外延應力層(即底部外延層)，進而在不進行ESD離子注入工藝的前提下，實現增強溝道表面應力及優化ESD觸發電壓的目的，在有效改善器件SEC的同時，還能大大提高ESD器件的性能。附圖說明圖1～5是本申請實施例一中制備ESD器件的方法的流程結構示意圖；圖6是本申請實施例二中ESD器件的結構示意圖。具體實施方式本申請一種制備ESD器件的方法及ESD器件，可應用于基于傳統制備MOS器件(如PMOS器件、NMOS器件等)的工藝的基礎上，進行ESD器件的制備。下面結合附圖對本專利技術的具體實施方式作進一步的說明:實施例一圖1～5是本申請實施例一中制備ESD器件的方法的流程結構示意圖；如圖1～5所示，本實施例是基于傳統制備MOS器件的基礎上進行ESD器件的制備工藝，具體的：如圖1所示，提供一制備有阱區的硅襯底11，并于該硅襯底11之上制備柵極堆疊結構13(gate stack after well)；該柵極堆疊結構13可以為基于傳統MOS器件制備工藝制備的高k金屬柵極結構
(HKMG)，其包括柵氧化層131、金屬柵極132、低電阻層133及側墻134，且柵氧化層131覆蓋硅襯底11的部分上表面，金屬柵極132覆蓋柵氧化層131的上表面，低電阻層133覆蓋金屬柵極132的上表面，側墻134位于上述硅襯底11的上表面且覆蓋上述的柵氧化層131、金屬柵極132及低電阻層133的側壁。進一步的，如圖1所示，在硅襯底11進行柵極堆疊結構13的制備工藝后，還可采用5e18/cm2～1e20/cm3離子注入劑量，對硅襯底11的阱區進行輕摻雜工藝(LDD)，并繼續口袋注入工藝(PKT或halo implantation)，以于硅襯底11的頂部區域中，形成延伸至側墻134本文檔來自技高網...

【技術保護點】
一種制備ESD器件的方法，其特征在于，所述方法包括：提供一設置有阱區的硅襯底，并于所述阱區之上制備介質層；采用ESD離子注入掩膜版，刻蝕所述介質層至所述阱區的上表面，以形成互連孔；刻蝕所述互連孔所暴露的所述阱區，并停止在所述硅襯底中，以形成位于所述互連孔下方的V型溝槽；于所述V型溝槽中制備具有第一摻雜濃度的底部外延層后，繼續制備具有第二摻雜濃度的頂部外延層，以充滿所述V型溝槽；其中，所述第二摻雜濃度大于所述第一摻雜濃度。

【技術特征摘要】
1.一種制備ESD器件的方法，其特征在于，所述方法包括：提供一設置有阱區的硅襯底，并于所述阱區之上制備介質層；采用ESD離子注入掩膜版，刻蝕所述介質層至所述阱區的上表面，以形成互連孔；刻蝕所述互連孔所暴露的所述阱區，并停止在所述硅襯底中，以形成位于所述互連孔下方的V型溝槽；于所述V型溝槽中制備具有第一摻雜濃度的底部外延層后，繼續制備具有第二摻雜濃度的頂部外延層，以充滿所述V型溝槽；其中，所述第二摻雜濃度大于所述第一摻雜濃度。2.如權利要求1所述的制備ESD器件的方法，其特征在于，所述硅襯底的上表面還覆蓋有柵極堆疊結構；所述柵極堆疊結構嵌入設置于所述介質層中。3.如權利要求1所述的制備ESD器件的方法，其特征在于，所述介質層的材質為氮化硅。4.如權利要求1所述的制備ESD器件的方法，其特征在于，所述硅襯底的上表面的晶面為(100)，所述V型溝槽的側壁的晶面為(110)或(111)。5.如權利要求1所述的制備ESD器件的方法，其特征在于，所述V型溝槽的深度為30～100nm。6.如權利要求1所述的制備ESD器件的方法，其特征在于，所述ESD器件為NMOS類型的ESD器件或PMOS類型的ESD器件。7.如權利要求6所述的制備ESD器件的方法，其特征在于，所
\t述方法還包括：所述ESD器件為NMOS類型的ESD器件時，所述底部外延層和所述頂部外延層的材質均為碳化硅；所述ESD器件為PMOS類型的ESD器件時，所述底部外延層和所述頂部外...

【專利技術屬性】
技術研發人員：趙猛，
申請(專利權)人：中芯國際集成電路制造上海有限公司，
類型：發明
國別省市：上海;31