用于SRAM的存儲單元及其讀寫方法技術

本發明專利技術公開了一種用于SRAM的存儲單元及其讀寫方法。其中，該存儲單元包括：第一位線、第二位線、第三位線、第一字線和第二字線，其中，第一字線用于控制向存儲單元寫入由第一位線和/或第二位線所指示的電平狀態，第二字線用于控制從存儲單元讀出電平狀態，第三位線用于輸出讀出的電平狀態；第一晶體管，通過源極和漏極連接在第三位線與第二字線之間，通過柵極連接至第一位線與第二位線之間的晶體管組，晶體管組用于寫入第一位線與第二位線所指示的電平狀態。本發明專利技術解決了現有的SRAM的存儲單元的穩定性的技術問題。

【技術實現步驟摘要】

本專利技術涉及半導體制造領域，具體而言，涉及一種用于SRAM的存儲單元及其讀寫方法。
技術介紹
隨著互補金屬氧化物半導體(CMOS，Complementary Metal Oxide Semiconductor)工藝要求的提高，當CMOS的工藝尺寸降到40nm甚至更低時，CMOS中的靜態隨機存儲器(SRAM，Static RAM)設計要求也隨之升高，但是在現有SRAM設計方案中，由于需要在CMOS的工藝尺寸的框架下對SRAM的限制，如何保障SRAM單元性能的穩定性成為了亟待解決的問題。現有的6T結構的SRAM存儲單元其結構如圖1所示，在現有的6T結構中，通過一條字線(WL，Word Line)控制讀操作或寫操作，同時讀操作和寫操作時都通過位線(BL，Bit Line)或BLX進行，其中，寫操作：當字線WL上的電平狀態為低電平時，存儲單元SRAM進行寫操作，通過WL的開啟，將M5和M6導通，通過位線BL和BLX將數據寫入存儲節點；讀操作：當字線WL上的電平狀態為高電平時，存儲單元SRAM進行讀操作，通過WL的開啟，將M5和M6導通，由存儲節點提取數據并通過位線BL和BLX輸出。然而，在實現寫操作和讀操作時，由于寫操作和讀操作使用同一端口，無法單一的改善寫性能或者讀性能，例如，當寫操作進行時，會由于與讀操作使用同一端口影響讀操作的進行。且隨著工藝技術節點的改進，工藝參數變化和噪聲的影響日益變大，對存儲單元的穩定性提出了挑戰。針對上述的問題，目前尚未提出有效的解決方案。
技術實現思路
本專利技術實施例提供了一種用于SRAM的存儲單元及其讀寫方法，以至少解決現有的SRAM的存儲單元的穩定性的技術問題。根據本專利技術實施例的一個方面，提供了一種用于SRAM的存儲單元，包括：第一位線、第二位線、第三位線、第一字線和第二字線，其中，上述第一字線用于控制向上述存儲單元寫入由上述第一位線和/或上述第二位線所指示的電平狀態，上述第二字線用于控制從上述存儲單元讀出電平狀態，上述第三位線用于輸出讀出的上述電平狀態；第一晶體管，通過源極和漏極連接在上述第三位線與上述第二字線之間，通過柵極連接至上述第一位線與上述第二位線之間的晶體管組，上述晶體管組用于寫入上述第一位線與上述第二位線所指示的上述電
平狀態。可選地，上述存儲單元還包括：第二晶體管和第三晶體管，其中，上述第二晶體管，通過源極連接在上述第一位線，通過漏極與上述晶體管組連接，通過柵極連接在上述第一字線；上述第三晶體管，通過源極與上述晶體管組連接，通過漏極連接在上述第二位線，通過柵極連接在上述第一字線；其中，上述第二晶體管和上述第三晶體管為NMOS管。可選地，上述晶體管組包括：第一PMOS管、第一NMOS管、第二PMOS管和第二NMOS管，其中，上述第一PMOS管，通過源極連接在電源，通過漏極連接在上述第二晶體管的漏極，上述第一PMOS管的柵極連接至上述第二PMOS管的漏極與上述第二NMOS管的源極交點；上述第一NMOS管，通過源極連接在上述第二晶體管的漏極，通過漏極接地，上述第一NMOS管的柵極連接至上述第二PMOS管的漏極與上述第二NMOS管的源極交點；上述第二PMOS管，通過源極連接在電源，通過漏極連接在上述第三晶體管的源極，上述第二PMOS管的柵極連接至上述第一PMOS管的漏極與上述第一NMOS管的源極的交點；上述第二NMOS管，通過源極連接在上述第二PMOS管的漏極，通過漏極接地，上述第二NMOS管的柵極連接至上述第一PMOS管的漏極與上述第一NMOS管的源極的交點；其中，上述第一晶體管，通過柵極連接在上述第一PMOS管的柵極與上述第一NMOS管的柵極的交點，且通過柵極連接在上述第二PMOS管的漏極與上述第二NMOS管的源極的交點。可選地，上述晶體管組還包括：第四晶體管，通過源極連接至上述電源，通過漏極連接至上述第一PMOS管的源極與上述第二PMOS管的源極之間，通過柵極連接至上述第二晶體管的漏極；其中，上述第一PMOS管和上述第二PMOS管分別通過上述第四晶體管連接至上述電源，上述第四晶體管為PMOS管。可選地，上述第一晶體管為NMOS管。根據本專利技術實施例的一個方面，提供了一種用于SRAM的存儲單元的讀取方法，包括：用于從上述用于SRAM的存儲單元中讀出所存儲的電平狀態，上述方法包括：將上述第三位線預置為第一電平；根據上述第一電平在上述第二字線上加載第二電平；根據上述第二電平判斷是否讀取上述存儲單元中所存儲的上述電平狀態；若判斷出讀取上述存儲單元中所存儲的電平狀態，則由上述第三位線讀出所存儲的上述電平狀態。可選地，上述若判斷出讀取上述存儲單元中所存儲的電平狀態，則由上述第三位線讀出所存儲的上述電平狀態包括：通過導通上述第一晶體管由上述第三位線讀出上述存儲單元中所存儲的上述電平狀態。根據本專利技術實施例的一個方面，提供了一種用于SRAM的存儲單元的寫入方法，包括：用于從上述用于SRAM的存儲單元中寫入電平狀態，上述方法包括：將上述第二位線或上述第一位線預置為第三電平；根據上述第三電平在上述第一字線上加載第四電平；根據上述第四電平判斷是否向上述存儲單元寫入上述電平狀態；若判斷出向上述存儲單元寫入上述電平狀態，則將上述第二位線的電平狀態寫入上述存儲單元。可選地，上述若判斷出向上述存儲單元寫入上述電平狀態，則將上述第二位線的電平狀態寫入上述存儲單元包括：通過上述第四晶體管將上述第二位線的電平狀態寫入上述存儲單元。在本專利技術實施例中，采用將SRAM存儲單元中讀操作與寫操作所使用的線路分離的方式，通過添加第二字線和第三位線，在第二字線與第三位線之間添加第一晶體管，使得在讀操作中與寫操作所處的線路分離，達到了SRAM的存儲單元中讀操作和寫操作功能所使用的線路分離的目的，從而實現了提升SRAM穩定性的技術效果，進而解決了現有的SRAM的存儲單元的穩定性的技術問題，進一步地，在本專利技術實施例中，在寫操作中通過在電源處添加第四晶體管，構成了支持反饋電路，改善了寫容限。附圖說明此處所說明的附圖用來提供對本專利技術的進一步理解，構成本申請的一部分，本專利技術的示意性實施例及其說明用于解釋本專利技術，并不構成對本專利技術的不當限定。在附圖中：圖1是根據現有技術的一種6T的SRAM存儲單元結構的示意圖；圖2是根據本專利技術實施例的一種可選的用于SRAM的存儲單元的示意圖；圖3是根據本專利技術實施例的一種可選的用于SRAM的存儲單元的寫入仿真示意圖；圖4是根據本專利技術實施例的一種可選的存儲單元的讀取方法的流程示意圖；圖5是根據本專利技術實施例的一種可選的存儲單元的寫入方法的流程示意圖。具體實施方式下文中將參考附圖并結合實施例來詳細說明本專利技術。需要說明的是，在不沖突的情況下，本申請中的實施例及實施例中的特征可以相互組合。實施例1根據本專利技術實施例，還提供了一種用于SRAM的存儲單元，如圖2所示，該存儲單元包括：1)第一位線202、第二位線204、第三位線206、第一字線208和第二字線210，其中，該第一字線208用于控制向存儲單元寫入由第一位線202和/或第二位線204所指示的電平狀態，該第二字線210用于控制從存儲單元讀出電平狀態，第三位線206用于輸出讀出的電平狀態；2)第一晶體管212，通過源極和漏極連接在第三本文檔來自技高網...

【技術保護點】
一種用于SRAM的存儲單元，其特征在于，包括：第一位線、第二位線、第三位線、第一字線和第二字線，其中，所述第一字線用于控制向所述存儲單元寫入由所述第一位線和/或所述第二位線所指示的電平狀態，所述第二字線用于控制從所述存儲單元讀出電平狀態，所述第三位線用于輸出讀出的所述電平狀態；第一晶體管，通過源極和漏極連接在所述第三位線與所述第二字線之間，通過柵極連接至所述第一位線與所述第二位線之間的晶體管組，所述晶體管組用于寫入所述第一位線與所述第二位線所指示的所述電平狀態。

【技術特征摘要】
1.一種用于SRAM的存儲單元，其特征在于，包括：第一位線、第二位線、第三位線、第一字線和第二字線，其中，所述第一字線用于控制向所述存儲單元寫入由所述第一位線和/或所述第二位線所指示的電平狀態，所述第二字線用于控制從所述存儲單元讀出電平狀態，所述第三位線用于輸出讀出的所述電平狀態；第一晶體管，通過源極和漏極連接在所述第三位線與所述第二字線之間，通過柵極連接至所述第一位線與所述第二位線之間的晶體管組，所述晶體管組用于寫入所述第一位線與所述第二位線所指示的所述電平狀態。2.根據權利要求1所述的存儲單元，其特征在于，所述存儲單元還包括：第二晶體管和第三晶體管，其中，所述第二晶體管，通過源極連接在所述第一位線，通過漏極與所述晶體管組連接，通過柵極連接在所述第一字線；所述第三晶體管，通過源極與所述晶體管組連接，通過漏極連接在所述第二位線，通過柵極連接在所述第一字線；其中，所述第二晶體管和所述第三晶體管為NMOS管。3.根據權利要求2所述的存儲單元，其特征在于，所述晶體管組包括：第一PMOS管、第一NMOS管、第二PMOS管和第二NMOS管，其中，所述第一PMOS管，通過源極連接在電源，通過漏極連接在所述第二晶體管的漏極，所述第一PMOS管的柵極連接至所述第二PMOS管的漏極與所述第二NMOS管的源極交點；所述第一NMOS管，通過源極連接在所述第二晶體管的漏極，通過漏極接地，所述第一NMOS管的柵極連接至所述第二PMOS管的漏極與所述第二NMOS管的源極交點；所述第二PMOS管，通過源極連接在電源，通過漏極連接在所述第三晶體管的源極，所述第二PMOS管的柵極連接至所述第一PMOS管的漏極與所述第一NMOS管的源極的交點；所述第二NMOS管，通過源極連接在所述第二PMOS管的漏極，通過漏極接地，所述第二NMOS管的柵極連接至所述第一PMOS管的漏極與所述第一NMOS管的源極的交點；其中，所述第一晶體管，通過柵極連接在所述第一PMOS管的柵極與所述第...

【專利技術屬性】
技術研發人員：方偉，丁艷，陳雙文，張靜，潘勁東，
申請(專利權)人：中芯國際集成電路制造上海有限公司，
類型：發明
國別省市：上海;31