本發(fā)明專(zhuān)利技術(shù)公開(kāi)了一種基于FPGA的時(shí)間數(shù)字變換器，其包括脈沖信號(hào)發(fā)生器、雙采樣多抽頭的信號(hào)延遲鏈、抽頭重排序聯(lián)接網(wǎng)絡(luò)、溫度計(jì)碼到二進(jìn)制碼轉(zhuǎn)換電路、可選用的標(biāo)定電路，粗時(shí)鐘計(jì)數(shù)電路和變換結(jié)果輸出電路。脈沖信號(hào)發(fā)生器在被測(cè)信號(hào)的觸發(fā)下產(chǎn)生一個(gè)脈沖信號(hào)并饋入到雙采樣多抽頭的信號(hào)延遲鏈傳輸，雙采樣多抽頭的狀態(tài)在一系統(tǒng)時(shí)鐘的控制下被采樣輸出，經(jīng)過(guò)抽頭重排序連接網(wǎng)絡(luò)變換順序后，送入溫度計(jì)碼到二進(jìn)制碼變換電路，輸出代表被測(cè)信號(hào)到達(dá)時(shí)間的時(shí)間戳的二進(jìn)制碼，和在系統(tǒng)時(shí)鐘控制下的粗計(jì)數(shù)器的輸出結(jié)果結(jié)合，輸出為最終測(cè)試結(jié)果。本發(fā)明專(zhuān)利技術(shù)可顯著提高時(shí)間測(cè)量的精度。
【技術(shù)實(shí)現(xiàn)步驟摘要】
本專(zhuān)利技術(shù)屬于時(shí)間量的數(shù)字化測(cè)量領(lǐng)域，具體涉及一種基于FPGA的時(shí)間數(shù)字變換器(TDC：Time-to-Digital Converter)。
技術(shù)介紹
時(shí)間測(cè)量是指測(cè)量一個(gè)事件發(fā)生的時(shí)刻，或者是測(cè)量?jī)蓚€(gè)事件之間的時(shí)間間隔。時(shí)間測(cè)量技術(shù)在許多領(lǐng)域都具有重要應(yīng)用，例如高能物理實(shí)驗(yàn)研究、核醫(yī)學(xué)成像、軍事和民用雷達(dá)，以及激光測(cè)距等領(lǐng)域都需要高精度的時(shí)間測(cè)量技術(shù)。時(shí)間數(shù)字變換器(TDC：Time-Digital-Convertor)就是一種將時(shí)間量轉(zhuǎn)化為數(shù)字量以實(shí)現(xiàn)一個(gè)事件發(fā)生時(shí)刻的記錄的功能器件。對(duì)于兩個(gè)事件之間的時(shí)間間隔的測(cè)量，一般可以由兩個(gè)TDC分別測(cè)量?jī)蓚€(gè)事件的發(fā)生時(shí)刻，兩個(gè)發(fā)生時(shí)刻的差值就是該兩個(gè)事件的時(shí)間間隔。目前，TDC的實(shí)現(xiàn)載體可分為基于ASIC(Application Specific Integrated Circuit)專(zhuān)用芯片和基于FPGA(Field Programmable Gate Array)可編程器件兩種。隨著FPGA技術(shù)的不斷發(fā)展，單片F(xiàn)PGA能夠提供的邏輯資源量越來(lái)越大，其可編程配置的靈活性也越來(lái)越強(qiáng)，F(xiàn)PGA已經(jīng)成為數(shù)字系統(tǒng)集成設(shè)計(jì)的平臺(tái)。在此平臺(tái)上，如果能夠同時(shí)實(shí)現(xiàn)一些物理量的測(cè)量，例如時(shí)間量的測(cè)量，無(wú)疑對(duì)基于FPGA的用戶(hù)特制的數(shù)據(jù)獲取和處理系統(tǒng)有重要意義。基于FPGA將事件發(fā)生時(shí)刻進(jìn)行數(shù)字化，最簡(jiǎn)單的實(shí)現(xiàn)方法是用一個(gè)高速時(shí)鐘計(jì)數(shù)器實(shí)現(xiàn)。在被測(cè)信號(hào)到來(lái)時(shí)，記錄下當(dāng)時(shí)的計(jì)數(shù)器的狀態(tài)，該狀態(tài)就是事件發(fā)生時(shí)刻的時(shí)間測(cè)量值。該方法的TDC精度就是計(jì)數(shù)器時(shí)鐘信號(hào)的周期。為了獲得高測(cè)量精度，可采用一種時(shí)間內(nèi)插技術(shù)來(lái)測(cè)量被測(cè)信號(hào)在一個(gè)系統(tǒng)時(shí)鐘周期內(nèi)的精細(xì)位置，目前基于FPGA技術(shù)最常用的時(shí)間內(nèi)插技術(shù)是設(shè)法構(gòu)造出一條由多個(gè)延遲單元聯(lián)成的延遲鏈。該延遲鏈的總延遲時(shí)間長(zhǎng)度要大于一個(gè)系統(tǒng)時(shí)鐘的周期，每個(gè)延遲單元的狀態(tài)由
抽頭引出。將被測(cè)信號(hào)饋入該延遲鏈中傳輸，在每個(gè)系統(tǒng)時(shí)鐘的到來(lái)時(shí)刻同時(shí)記錄下時(shí)鐘計(jì)數(shù)器的狀態(tài)和延遲鏈的狀態(tài)。前者是被測(cè)信號(hào)的粗時(shí)間標(biāo)記，后者是被測(cè)信號(hào)的細(xì)時(shí)間標(biāo)記，將兩者結(jié)合就是被測(cè)信號(hào)的精確測(cè)量結(jié)果。使用這種時(shí)間內(nèi)插技術(shù)，TDC的測(cè)量精度主要取決于延遲鏈中延遲單元的大小和一致性。目前，在FPGA中均是利用算術(shù)邏輯運(yùn)算資源中的進(jìn)位邏輯來(lái)構(gòu)成延遲鏈，每一個(gè)進(jìn)位邏輯構(gòu)成一個(gè)延遲單元，使用和進(jìn)位鏈處于同一資源單位中的觸發(fā)器可以把各個(gè)延遲單元的狀態(tài)采樣輸出，用于后續(xù)電路對(duì)延遲量狀態(tài)的編碼輸出。
技術(shù)實(shí)現(xiàn)思路
(一)要解決的技術(shù)問(wèn)題本專(zhuān)利技術(shù)旨在有效地提高TDC的測(cè)量精度的同時(shí)，不增加單個(gè)TDC通道所要占用的FPGA邏輯資源量。(二)技術(shù)方案為解決上述技術(shù)問(wèn)題，本專(zhuān)利技術(shù)提出一種基于FPGA的時(shí)間數(shù)字變換器，包括粗時(shí)鐘計(jì)數(shù)器、脈沖信號(hào)發(fā)生器、雙采樣多抽頭信號(hào)延遲鏈、抽頭重排序連接網(wǎng)絡(luò)、溫度計(jì)碼到二進(jìn)制碼變換電路以及變換結(jié)果輸出電路，其中，所述粗時(shí)鐘計(jì)數(shù)器用于產(chǎn)生被測(cè)信號(hào)產(chǎn)生計(jì)數(shù)信號(hào)；所述脈沖信號(hào)發(fā)生器用于是在被測(cè)信號(hào)的觸發(fā)下產(chǎn)生脈沖信號(hào)并饋入到所述雙采樣多抽頭信號(hào)延遲鏈中進(jìn)行傳輸；所述雙采樣多抽頭信號(hào)延遲鏈用于對(duì)被測(cè)信號(hào)進(jìn)行延時(shí)傳輸，其由N個(gè)延遲單元組成，每個(gè)延遲單元的端部被兩個(gè)觸發(fā)器采樣輸出，每個(gè)采樣輸出稱(chēng)為一個(gè)延遲鏈的抽頭，整個(gè)雙采樣多抽頭信延遲鏈具有2N個(gè)抽頭，N≥1；所述抽頭重排序連接網(wǎng)絡(luò)對(duì)所述2N個(gè)抽頭的順序進(jìn)行重排序，使各抽頭的順序和各抽頭實(shí)際傳輸時(shí)間的大小順序一致；所述溫度計(jì)碼到二進(jìn)制碼變換電路將所述重排序的抽頭狀態(tài)的溫度計(jì)碼變換為二進(jìn)制碼；所述變換結(jié)果輸出電路用于根據(jù)所述二進(jìn)制碼和所述粗時(shí)鐘計(jì)數(shù)器輸出的計(jì)數(shù)信號(hào)一起換算成被測(cè)信號(hào)的到來(lái)時(shí)間。根據(jù)本專(zhuān)利技術(shù)的具體實(shí)施方式，所述雙采樣多抽頭信號(hào)延遲鏈的2N個(gè)抽頭的輸出由同一系統(tǒng)時(shí)鐘經(jīng)FPGA內(nèi)部時(shí)鐘驅(qū)動(dòng)網(wǎng)絡(luò)驅(qū)動(dòng)。根據(jù)本專(zhuān)利技術(shù)的具體實(shí)施方式，所述抽頭重排序連接網(wǎng)絡(luò)將輸入的2N個(gè)抽頭經(jīng)過(guò)交叉連接可以輸出同等數(shù)量的2N抽頭數(shù)，也可以輸出不同于2N值的m個(gè)抽頭，m≥1。根據(jù)本專(zhuān)利技術(shù)的具體實(shí)施方式，基于FPGA的時(shí)間數(shù)字變換器還包括標(biāo)定電路，所述標(biāo)定電路將所述二進(jìn)制碼轉(zhuǎn)換成時(shí)間內(nèi)插值后發(fā)送給所述變換結(jié)果輸出電路；所述變換結(jié)果輸出電路根據(jù)所述時(shí)間內(nèi)插值和所述粗時(shí)鐘計(jì)數(shù)器輸出的計(jì)數(shù)信號(hào)一起換算成被測(cè)信號(hào)的到來(lái)時(shí)間。基于FPGA的時(shí)間數(shù)字變換器，所述脈沖信號(hào)具有上升沿或下降沿。(三)有益效果本專(zhuān)利技術(shù)公開(kāi)的雙采樣多抽頭信號(hào)延遲鏈，可以將常規(guī)基于FPGA的多抽頭延遲鏈的延遲單元個(gè)數(shù)增加一倍，即每個(gè)單元的平均延遲時(shí)間減少一半，從而可顯著提高時(shí)間測(cè)量的精度。本專(zhuān)利技術(shù)在有關(guān)時(shí)間精密測(cè)量領(lǐng)域有重要的應(yīng)用價(jià)值。附圖說(shuō)明圖1是本專(zhuān)利技術(shù)的TDC的一個(gè)實(shí)施例的結(jié)構(gòu)示意圖；圖2為本專(zhuān)利技術(shù)的一個(gè)實(shí)施例所用UltraScale FPGA資源特點(diǎn)連接而成的雙采樣TDL結(jié)構(gòu)示意圖；圖3a為本專(zhuān)利技術(shù)的一個(gè)實(shí)施例所用UltraScale FPGA資源特點(diǎn)連接而成的單采樣TDL經(jīng)重排序后用碼密度法測(cè)量到的TDC的bin寬分布圖；圖3b為本專(zhuān)利技術(shù)的一個(gè)實(shí)施例所用UltraScale FPGA資源特點(diǎn)連接而成的單采樣TDL經(jīng)重排序后用碼密度法測(cè)量到的TDC的bin寬分布直方圖；圖4a為本專(zhuān)利技術(shù)的一個(gè)實(shí)施例所用UltraScale FPGA資源特點(diǎn)連接而成的雙采樣TDL經(jīng)重排序后用碼密度法測(cè)量到的TDC的bin寬分布圖；圖4b為本專(zhuān)利技術(shù)的一個(gè)實(shí)施例所用UltraScale FPGA資源特點(diǎn)連接而成的雙采樣TDL經(jīng)重排序后用碼密度法測(cè)量到的TDC的bin寬分布直方圖；圖5a為本專(zhuān)利技術(shù)的一個(gè)實(shí)施例所用UltraScale FPGA資源特點(diǎn)連接而成的單或雙采樣TDL構(gòu)成的兩通道TDC測(cè)試一個(gè)固定時(shí)間間隔得到的典型的測(cè)量直方圖，由此圖計(jì)算測(cè)量的標(biāo)準(zhǔn)偏差及時(shí)間分辨率；圖5b為本專(zhuān)利技術(shù)的一個(gè)實(shí)施例所用UltraScale FPGA資源特點(diǎn)連接而成的單和雙采樣TDL構(gòu)成的兩通道TDC測(cè)試得到的時(shí)間分辨率隨被測(cè)時(shí)間間隔而變換的結(jié)果比較曲線圖。具體實(shí)施方式給定一種FPGA，其延遲單元的延遲時(shí)間量就確定了，所能實(shí)現(xiàn)的TDC的精度一般也就受限于各個(gè)延遲單元量的大小和一致性。為了將TDC的測(cè)量精度提高到超出各延遲單元基本延遲量的限制，本專(zhuān)利技術(shù)不同于現(xiàn)行所有的一個(gè)延遲單元對(duì)應(yīng)一個(gè)觸發(fā)器采樣輸出的結(jié)構(gòu)形式，將一個(gè)延遲單元用兩個(gè)觸發(fā)器同時(shí)采樣輸出。由于在現(xiàn)代FPGA中延遲單元的物理延遲量已經(jīng)很小，即便將延遲單元在同一點(diǎn)被兩次采樣輸出，由于從該點(diǎn)到兩個(gè)觸發(fā)器輸入端的傳輸路徑有差異，以及同一時(shí)鐘到達(dá)兩個(gè)觸發(fā)器的真正時(shí)刻也有差別，將這些差別全部等效到延遲鏈的延遲量上去，這就相當(dāng)于兩個(gè)觸發(fā)器采樣得到的延遲鏈的狀態(tài)不同。這種雙采樣的結(jié)果是將延遲鏈的抽頭數(shù)目加倍，等價(jià)于將原來(lái)的延遲單元再次分割，產(chǎn)生二倍個(gè)數(shù)的延遲單元，各個(gè)延遲單元的延遲量減小，平均減小為原來(lái)的一半。這樣TDC的測(cè)量精度可以得到進(jìn)一步的提高。另外通過(guò)上述方法將延遲單元細(xì)分，可能會(huì)使抽頭輸出的物理連接順序和它們?cè)谘舆t鏈上等效的實(shí)際延遲時(shí)間的大小順序不一致，這種不一致必須經(jīng)過(guò)重排序，以確定按各抽頭實(shí)際延遲量由小到大的順序抽出，才能得到正確和準(zhǔn)確的測(cè)量結(jié)果。圖1是本專(zhuān)利技術(shù)提供的基于FPGA的時(shí)間數(shù)字變換器的結(jié)構(gòu)示意圖。其包括粗時(shí)鐘計(jì)數(shù)器、脈沖信號(hào)發(fā)生器、雙采樣多抽頭信號(hào)延遲鏈、抽頭重本文檔來(lái)自技高網(wǎng)...
【技術(shù)保護(hù)點(diǎn)】
一種基于FPGA的時(shí)間數(shù)字變換器，包括粗時(shí)鐘計(jì)數(shù)器、脈沖信號(hào)發(fā)生器、雙采樣多抽頭信號(hào)延遲鏈、抽頭重排序連接網(wǎng)絡(luò)、溫度計(jì)碼到二進(jìn)制碼變換電路以及變換結(jié)果輸出電路，其中，所述粗時(shí)鐘計(jì)數(shù)器用于產(chǎn)生被測(cè)信號(hào)的計(jì)數(shù)信號(hào)；所述脈沖信號(hào)發(fā)生器用于在被測(cè)信號(hào)的觸發(fā)下產(chǎn)生脈沖信號(hào)并饋入到所述雙采樣多抽頭信號(hào)延遲鏈中進(jìn)行傳輸；所述雙采樣多抽頭信號(hào)延遲鏈用于對(duì)被測(cè)信號(hào)進(jìn)行延時(shí)傳輸，其由N個(gè)延遲單元組成，每個(gè)延遲單元的端部被兩個(gè)觸發(fā)器采樣輸出，每個(gè)采樣輸出稱(chēng)為一個(gè)延遲鏈的抽頭，整個(gè)雙采樣多抽頭信號(hào)延遲鏈具有2N個(gè)抽頭，N≥1；所述抽頭重排序連接網(wǎng)絡(luò)對(duì)所述2N個(gè)抽頭的順序進(jìn)行重排序，使各抽頭的順序和各抽頭實(shí)際傳輸時(shí)間的大小順序一致；所述溫度計(jì)碼到二進(jìn)制碼變換電路將所述重排序的抽頭狀態(tài)的溫度計(jì)碼變換為二進(jìn)制碼；所述變換結(jié)果輸出電路用于根據(jù)所述二進(jìn)制碼和所述粗時(shí)鐘計(jì)數(shù)器輸出的計(jì)數(shù)信號(hào)一起換算成被測(cè)信號(hào)的到來(lái)時(shí)間。
【技術(shù)特征摘要】
1.一種基于FPGA的時(shí)間數(shù)字變換器，包括粗時(shí)鐘計(jì)數(shù)器、脈沖信號(hào)發(fā)生器、雙采樣多抽頭信號(hào)延遲鏈、抽頭重排序連接網(wǎng)絡(luò)、溫度計(jì)碼到二進(jìn)制碼變換電路以及變換結(jié)果輸出電路，其中，所述粗時(shí)鐘計(jì)數(shù)器用于產(chǎn)生被測(cè)信號(hào)的計(jì)數(shù)信號(hào)；所述脈沖信號(hào)發(fā)生器用于在被測(cè)信號(hào)的觸發(fā)下產(chǎn)生脈沖信號(hào)并饋入到所述雙采樣多抽頭信號(hào)延遲鏈中進(jìn)行傳輸；所述雙采樣多抽頭信號(hào)延遲鏈用于對(duì)被測(cè)信號(hào)進(jìn)行延時(shí)傳輸，其由N個(gè)延遲單元組成，每個(gè)延遲單元的端部被兩個(gè)觸發(fā)器采樣輸出，每個(gè)采樣輸出稱(chēng)為一個(gè)延遲鏈的抽頭，整個(gè)雙采樣多抽頭信號(hào)延遲鏈具有2N個(gè)抽頭，N≥1；所述抽頭重排序連接網(wǎng)絡(luò)對(duì)所述2N個(gè)抽頭的順序進(jìn)行重排序，使各抽頭的順序和各抽頭實(shí)際傳輸時(shí)間的大小順序一致；所述溫度計(jì)碼到二進(jìn)制碼變換電路將所述重排序的抽頭狀態(tài)的溫度計(jì)碼變換為二進(jìn)制碼；所述變換結(jié)果輸出電路用于根據(jù)所述二進(jìn)制碼和所述粗時(shí)鐘計(jì)...
【專(zhuān)利技術(shù)屬性】
技術(shù)研發(fā)人員：王永綱，劉沖，
申請(qǐng)(專(zhuān)利權(quán))人：中國(guó)科學(xué)技術(shù)大學(xué)，
類(lèi)型：發(fā)明
國(guó)別省市：安徽;34
還沒(méi)有人留言評(píng)論。發(fā)表了對(duì)其他瀏覽者有用的留言會(huì)獲得科技券。