寫輔助SRAM電路及操作方法技術(shù)

說明了用于SRAM集成電路的基于晶閘管的兩晶體管存儲(chǔ)器單元連同操作方法。存儲(chǔ)器單元可以在MOS與雙極型選擇晶體管的不同組合中或者在沒有選擇晶體管的情況下實(shí)施，晶閘管在具有淺槽隔離的半導(dǎo)體襯底中。標(biāo)準(zhǔn)CMOS工藝技術(shù)可以用于制造該SRAM。

【技術(shù)實(shí)現(xiàn)步驟摘要】
【國外來華專利技術(shù)】相關(guān)申請的交叉參考本專利申請是于2015年1月27日提交的題為“Two-Transistor SRAM Circuits and Methods of Operation”的美國專利申請No.14/607,023的繼續(xù)申請；它是2015年1月6日提交的題為“Cross-Coupled Thyristor SRAM Circuits and Methods of Operation”的美國專利申請No.14/590,834的繼續(xù)申請。其涉及同一日期提交的題為“Six-Transistor SRAM Circuits and Methods of Operation”的美國專利申請No.14/740,209，它們每一個(gè)都要求于2014年9月25日提交的美國臨時(shí)專利申請No.62/055,582的優(yōu)先權(quán)，其連同本申請中引用的全部其他參考文獻(xiàn)一起并入本文中。
本專利技術(shù)涉及具有存儲(chǔ)器功能的集成電路器件，具體而言，涉及靜態(tài)隨即存取存儲(chǔ)器(SRAM)器件。
技術(shù)介紹
從1950年代末專利技術(shù)集成電路以來，電路設(shè)計(jì)一直在不斷發(fā)展，特別是對于集成器件，與開發(fā)半導(dǎo)體技術(shù)是一致的。早期的技術(shù)是雙極技術(shù)，與后來的集成電路技術(shù)相比，其占用了半導(dǎo)體襯底表面上的大量空間，并需要大量的電流而由此產(chǎn)生高功耗。稍后的場效應(yīng)技術(shù)，特別是MOS(金屬氧化物半導(dǎo)體)技術(shù)，使用晶體管，與它們的雙極型對手相比小得多，具有較低電流，因而具有低功耗。CMOS(互補(bǔ)MOS)技術(shù)更進(jìn)一步降低了集成電路中的電流和功耗。目前幾乎所有大規(guī)模集成電路已經(jīng)轉(zhuǎn)向了互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)技術(shù)。用于半導(dǎo)體存儲(chǔ)器的雙極技術(shù)已經(jīng)研究多年了。但這項(xiàng)研究通常集中在單個(gè)存儲(chǔ)器單元，并已在得到存儲(chǔ)器單元可以是陣列的一部分的結(jié)論后停止。雙極存儲(chǔ)器單元陣列的進(jìn)一步研究和開發(fā)已受阻于CMOS存儲(chǔ)器單元比任何雙極存儲(chǔ)器單元占用空間少和消耗更少的功率，且任何雙極存儲(chǔ)器單元陣列都一定不如CMOS陣列的長期信念。近年來的進(jìn)展依賴于半導(dǎo)體加工技術(shù)的不斷尺寸收縮，從而為了更大的電路密度和更高的運(yùn)行速度而縮小了存儲(chǔ)器單元的尺寸。以CMOS技術(shù)實(shí)施的一個(gè)集成電路是SRAM，在其存儲(chǔ)器單元中采用雙穩(wěn)態(tài)鎖存電路的電路，只要將電源施加到單元，就能夠使SRAM存儲(chǔ)器單元保持在邏輯“1”或邏輯“0”狀態(tài)。兩個(gè)交叉耦合的反相器已使用了幾十年，其中的每一個(gè)都包括有源晶體管和互補(bǔ)負(fù)載晶體管，及兩個(gè)選擇晶體管，形成六晶體管CMOS SRAM單元。當(dāng)前使用的許多集成電路需要結(jié)合CMOS邏輯電路和芯片上的高性能存儲(chǔ)器。現(xiàn)代高性能處理器和片上系統(tǒng)(SoC)應(yīng)用程序需要更多的片上存儲(chǔ)器，以滿足性能和吞吐量的要求。例如，一個(gè)集成電路可以包括在芯片上作為緩存的32MB的CMOS SRAM。由于0.9伏的VDD和每存儲(chǔ)器單元25毫微安的漏電流，這樣的電路僅存儲(chǔ)器陣列就消耗7安培，還不考慮芯片的邏輯部分的功率消耗。此外，由于這種電路的大小借助用于制造電路的工藝技術(shù)的不斷縮小而收縮，存儲(chǔ)器單元的穩(wěn)定性和功耗已經(jīng)成為工藝成本和電路復(fù)雜度的限制因素之一，使得這些芯片的設(shè)計(jì)者不愿意使用最新的工藝技術(shù)。這種設(shè)備中的CMOS SRAM通常具有200皮秒數(shù)量級的存取時(shí)間，標(biāo)準(zhǔn)偏差為30皮秒。因而為了獲得6-σ西格瑪可靠性，6x 30皮秒的額外容限是必要的，導(dǎo)致了允許380皮秒來訪問存儲(chǔ)器單元的要求。在此類器件中使用更快的雙極技術(shù)通常受限于SRAM存儲(chǔ)器中的驅(qū)動(dòng)電路，即使使用時(shí)，也使用更為復(fù)雜的雙極CMOS(BiCMOS)制造工藝，需要額外的熱循環(huán)，使MOS器件的制造更加困難和昂貴。但隨著半導(dǎo)體工藝縮小到納米級的一代，相比于同等大小雙極晶體管電流，通過MOS晶體管的漏電流和有功電流特別容易受到很大的變化。預(yù)測表明，由于增大的封裝密度和電流的統(tǒng)計(jì)偏差，未來CMOS SRAM器件的操作存在問題。希望找到可替換的方法。本專利技術(shù)提供了一種SRAM存儲(chǔ)器單元，其基于晶閘管，它是一種形式的雙極技術(shù)，往往由兩個(gè)耦合的雙極型晶體管來代表。存儲(chǔ)器單元非常適于許多變化，由此產(chǎn)生的SRAM集成電路可以設(shè)計(jì)用于高速運(yùn)行，或者如果需要更少功率的低速運(yùn)行，或者甚至更高的集成，如果需要緊湊封裝的SRAM集成電路。此外，SRAM存儲(chǔ)器單元可以借助傳統(tǒng)CMOS技術(shù)制造，避免了新技術(shù)的開發(fā)成本。
技術(shù)實(shí)現(xiàn)思路
在具有至少一個(gè)邏輯電路的集成電路中，邏輯電路運(yùn)行在邏輯電路電壓范圍內(nèi)且連接到由多對互補(bǔ)位線和字線互連的排列在襯底上的陣列中的多個(gè)存儲(chǔ)器單元，本專利技術(shù)提供了每一個(gè)存儲(chǔ)器單元，包括一對交叉耦合的晶閘管；一對雙極型晶體管，每一個(gè)雙極型晶體管分別具有連接到字線的基極區(qū)，連接到一個(gè)晶閘管的發(fā)射極區(qū)和連接到互補(bǔ)位線對中的一個(gè)的集電極區(qū)；及容納交叉耦合晶閘管對的電隔離桶，所述桶在襯底中且電偏置，以使得在邏輯電路電壓范圍內(nèi)的字線上的電壓開和關(guān)雙極型晶體管對，以將交叉耦合晶閘管與互補(bǔ)位線對連接和斷開。形成一對交叉耦合雙極型晶體管以構(gòu)成上述的晶閘管的過程包括步驟，形成絕緣材料的環(huán)形區(qū)，延伸到第一導(dǎo)電類型的半導(dǎo)體襯底的上表面中，以在襯底上限定桶，及引入相反導(dǎo)電類型的摻雜劑以在桶的底部形成埋層。然后將第一導(dǎo)電類型摻雜劑注入到所述桶內(nèi)，形成延伸到埋層的深阱區(qū)。接下來注入相反導(dǎo)電型摻雜劑以形成淺阱。然后在集成電路上的其他位置用于形成場效應(yīng)晶體管的柵極的同一過程中，在桶上形成兩個(gè)柵極且用作掩膜以將摻雜劑注入到桶中，形成用于交叉耦合雙極型晶體管對的發(fā)射極和集電極。最后，將電連接提供給每一對交叉耦合雙極型晶體管，但不提供給柵極電極。所得到的半導(dǎo)體結(jié)構(gòu)提供了第一類型和相反類型雙極型晶體管的交叉耦合對，其中，環(huán)形絕緣區(qū)延伸到襯底中以包圍襯底的上表面的第一部分，與第一導(dǎo)電類型相反導(dǎo)電類型的埋層布置在上表面的第一部分下的襯底中。第一導(dǎo)電類型的連接區(qū)延伸到埋層以將電連接提供給它。在桶內(nèi)部，相反導(dǎo)電類型的淺阱區(qū)在上表面比第一部分小的第二部分中從上表面延伸到襯底中。第一導(dǎo)電類型的基極觸點(diǎn)在上表面的第一部分外延伸到桶中。在淺阱區(qū)上提供虛擬場效應(yīng)晶體管柵極，以實(shí)現(xiàn)與柵極相鄰的發(fā)射極區(qū)和集電極區(qū)的自對準(zhǔn)注入。在該結(jié)構(gòu)中，埋層提供第一類型雙極型晶體管的發(fā)射極，并耦合到第一電源。與柵極一側(cè)相鄰的第一導(dǎo)電類型區(qū)提供了相反類型雙極型晶體管的發(fā)射極區(qū)，并耦合到第二電源。桶在淺阱下面的部分提供第一類型雙極型晶體管的基極和相反類型雙極型晶體管的集電極，淺阱提供了相反類型雙極型晶體管的基極和第一類型雙極型晶體管的集電極。在考慮了以下的詳細(xì)說明和附圖后，本專利技術(shù)的其他目的、特征和優(yōu)點(diǎn)會(huì)變得顯而易見，在附圖中，相似的參考標(biāo)記在全部附圖中表示相似的特征。附圖說明本文中常常在不同附圖中使用相同的參考標(biāo)記，其中，編號(hào)的元件起到相同或相似的功能，并幫助讀者理解所述的主題。圖1A是晶閘管的電路圖；及圖1B顯示了形成存儲(chǔ)器單元的交叉耦合晶閘管的電路圖。圖2例示了SRAM存儲(chǔ)器單元的陣列。圖3A是具有雙極型選擇晶體管的交叉耦合晶閘管存儲(chǔ)器單元的電路圖；及圖3B是具有MOS選擇晶體管的存儲(chǔ)器單元的電路圖。圖4A是沒有選擇晶體管的交叉耦合存儲(chǔ)器單元的電路圖；圖4B例示了圖4A的存儲(chǔ)器單元的交叉點(diǎn)陣列，具有用于寫操作的位線和字線上的電壓；及圖4C例示了圖4A本文檔來自技高網(wǎng)...

【技術(shù)保護(hù)點(diǎn)】
在具有由多條位線和字線互連的存儲(chǔ)器單元的陣列的集成電路中，每一個(gè)存儲(chǔ)器單元都包括：至少一個(gè)晶閘管，所述至少一個(gè)晶閘管具有第一半導(dǎo)體端子區(qū)和第二半導(dǎo)體端子區(qū)以及第一中間半導(dǎo)體區(qū)和第二中間半導(dǎo)體區(qū)，所述第一端子區(qū)連接到位線或字線，并且所述第二端子區(qū)連接到所述字線或所述位線，第一中間區(qū)鄰接所述第一端子區(qū)，并且所述第二中間區(qū)鄰接所述第一中間區(qū)和所述第二端子區(qū)，所述端子區(qū)和所述中間區(qū)具有交替的極性；MOSFET晶體管，所述MOSFET晶體管具有：連接到控制線的柵極端子；連接到所述晶閘管的第一端子區(qū)或者是所述晶閘管的第一端子區(qū)的部分的第一源極/漏極區(qū)；和連接到與所述晶閘管的第一端子區(qū)不鄰接的中間區(qū)或者是與所述晶閘管的第一端子區(qū)不鄰接的所述中間區(qū)的部分的第二源極/漏極區(qū)；其中，所述MOSFET晶體管提供電路徑，用于對所述晶閘管區(qū)進(jìn)行充電和放電，以加快所述存儲(chǔ)器單元的寫操作。

【技術(shù)特征摘要】
【國外來華專利技術(shù)】2014.09.25 US 62/055,582;2015.01.06 US 14/590,834;1.在具有由多條位線和字線互連的存儲(chǔ)器單元的陣列的集成電路中，每一個(gè)存儲(chǔ)器單元都包括：至少一個(gè)晶閘管，所述至少一個(gè)晶閘管具有第一半導(dǎo)體端子區(qū)和第二半導(dǎo)體端子區(qū)以及第一中間半導(dǎo)體區(qū)和第二中間半導(dǎo)體區(qū)，所述第一端子區(qū)連接到位線或字線，并且所述第二端子區(qū)連接到所述字線或所述位線，第一中間區(qū)鄰接所述第一端子區(qū)，并且所述第二中間區(qū)鄰接所述第一中間區(qū)和所述第二端子區(qū)，所述端子區(qū)和所述中間區(qū)具有交替的極性；MOSFET晶體管，所述MOSFET晶體管具有：連接到控制線的柵極端子；連接到所述晶閘管的第一端子區(qū)或者是所述晶閘管的第一端子區(qū)的部分的第一源極/漏極區(qū)；和連接到與所述晶閘管的第一端子區(qū)不鄰接的中間區(qū)或者是與所述晶閘管的第一端子區(qū)不鄰接的所述中間區(qū)的部分的第二源極/漏極區(qū)；其中，所述MOSFET晶體管提供電路徑，用于對所述晶閘管區(qū)進(jìn)行充電和放電，以加快所述存儲(chǔ)器單元的寫操作。2.根據(jù)權(quán)利要求1所述的存儲(chǔ)器單元，其中，所述多條位線包括多個(gè)互補(bǔ)位線對，并且其中，所述存儲(chǔ)器單元進(jìn)一步包括：第二晶閘管，所述第二晶閘管具有第一半導(dǎo)體端子區(qū)和第二半導(dǎo)體端子區(qū)以及第一中間半導(dǎo)體區(qū)和第二中間半導(dǎo)體區(qū)，所述第一端子區(qū)連接到互補(bǔ)位線或字線，并且所述第二端子區(qū)連接到字線或所述互補(bǔ)位線，第一中間區(qū)鄰接所述第一端子區(qū)，并且所述第二中間區(qū)鄰接所述第一中間區(qū)和所述第二端子區(qū)，所述端子和中間區(qū)具有交替的極性，所述第一中間區(qū)連接到所述第一晶閘管的第二中間區(qū)，并且所述第二中間區(qū)連接到所述第一晶閘管的第一中間區(qū)，以使得所述第一晶閘管和所述第二晶閘管交叉耦合；第二MOSFET晶體管，所述第二MOSFET晶體管具有：連接到控制線的柵極端子；連接到所述第二晶閘管的第一端子區(qū)或者是所述第二晶閘管的第一端子區(qū)的部分的第一源極/漏極區(qū)；和連接到與所述第二晶閘管的第一端子區(qū)不鄰接的中間區(qū)或者是與所述第二晶閘管的第一端子區(qū)不鄰接的所述中間區(qū)的部分的第二源極/漏極區(qū)；其中，所述第二MOSFET晶體管提供電路徑，用于充電和放電所述第一晶閘管區(qū)和所述第二晶閘管區(qū)，以加快所述存儲(chǔ)器單元的寫操作。3.根據(jù)權(quán)利要求2所述的存儲(chǔ)器單元，其中，兩個(gè)晶閘管的第一端子區(qū)包括陽極，并且兩個(gè)晶閘管的第二端子區(qū)包括陰極，所述第一晶閘管的陽極連接到互補(bǔ)位線對中的一條位線，所述第二晶閘管的陽極連接到所述互補(bǔ)位線對中的另一條位線，并且所述第一晶閘管和第二晶閘管的陰極連接到所述字線。4.根據(jù)權(quán)利要求3所述的存儲(chǔ)器單元，其中，所述第一MOSFET晶體管和第二MOSFET晶體管包括PMOS晶體管。5.根據(jù)權(quán)利要求4所述的存儲(chǔ)器單元，進(jìn)一步包括：第一電容器，所述第一電容器連接在所述第一晶閘管的第一中間區(qū)與所述控制線之間；以及第二電容器，所述第二電容器連接在所述第二晶閘管的第一中間區(qū)與所述控制線之間。6.根據(jù)權(quán)利要求1所述的存儲(chǔ)器單元，其中，所述至少一個(gè)晶閘管由55nm或更精細(xì)的臨界尺寸來限定。7.根據(jù)權(quán)利要求2所述的存儲(chǔ)器單元，其中，兩個(gè)晶閘管的第一端子區(qū)包括陽極，并且兩個(gè)晶閘管的第二端子區(qū)包括陰極，所述第一晶閘管和所述第二晶閘管的陽極連接到所述字線，所述第一晶閘管的陰極連接到互補(bǔ)位線對中的一條位線，并且所述第二晶閘管的陰極連接到所述互補(bǔ)位線對中的另一條位線。8.根據(jù)權(quán)利要求7所述的存儲(chǔ)器單元，其中，所述第一MOSFET晶體管和第二MOSFET晶體管包括PMOS晶體管。9.根據(jù)權(quán)利要求1所述的存儲(chǔ)器單元，其中，所述至少一個(gè)晶閘管的第一端子區(qū)包括陽極，并且所述至少一個(gè)晶閘管的第二端子區(qū)包括陰極，所述陽極連接到所述位線，并且所述陰極連接到所述字線。10.根據(jù)權(quán)利要求9所述的存儲(chǔ)器單元，其中，所述MOSFET晶體管包括PMOS晶體管。11.根據(jù)權(quán)利要求9所述的存儲(chǔ)器單元，進(jìn)一步包括：第二MOSFET晶體管，所述第二MOSFET晶體管具有：連接到第二控制線的柵極端子；連接到所述晶閘管的第二端子區(qū)或者是所述晶閘管的第二端子區(qū)的部分的第一源極/漏極區(qū)；和連接到與所述晶閘管的第二端子區(qū)不鄰接的中間區(qū)或者是所述晶閘管的第二端子區(qū)不鄰接的所述中間區(qū)的部分的第二源極/漏極區(qū)。12.根據(jù)權(quán)利要求11所述的存儲(chǔ)器單元，其中，所述第二MOSFET晶體管包括NMOS...

【專利技術(shù)屬性】
技術(shù)研發(fā)人員：H·欒，B·貝特曼，V·阿克賽爾拉德，C·程，C·謝瓦利爾，
申請(專利權(quán))人：克勞帕斯科技有限公司，
類型：發(fā)明
國別省市：美國;US