用于集成電路的晶體管以及成像系統技術方案

本實用新型專利技術涉及用于集成電路的晶體管以及成像系統。根據本公開的一個方面，所述晶體管包括：襯底，所述襯底具有第一表面和第二表面；柵極導體，所述柵極導體在所述襯底的所述第一表面上方形成；以及柵極端子觸點，所述柵極端子觸點形成在所述襯底的所述第二表面上方。

【技術實現步驟摘要】

本技術整體涉及用于集成電路的晶體管，具體地講，涉及用于疊芯構型的晶體管，以及成像系統。
技術介紹
現代電子設備諸如移動電話、相機和計算機常常包括包含晶體管的集成電路。可在單個半導體晶片上或在粘合以形成堆疊式半導體晶片的多個半導體晶片上制造集成電路。單晶片和堆疊式晶片集成電路包括存儲器、處理器和數字圖像傳感器。堆疊式晶片和疊芯集成電路包括彼此以3D構型堆疊的兩個硅襯底。硅襯底中的一者或多者可包括絕緣體上硅(SOI)器件結構。圖像傳感器包括圖像感測像素的二維陣列。每個像素通常包括光敏元件諸如光電二極管，該光敏元件接收入射光子(光)并將光子轉化成電信號。已經開發了堆疊式成像系統的構型，在這些構型中，CMOS圖像傳感器管芯堆疊在數字信號處理器(DSP)的頂部，這樣有助于使模擬圖像傳感器電路(諸如光電二極管結構)的形成以及數字像素晶體管電路的形成分到單獨的集成電路管芯中。在如Coudrain等人所述的一種常規堆疊式布置方式(參見“Towards a Three-Dimensional Back-Illuminated Miniaturized CMOS Pixel Technology using 100nm Inter-Layer Contacts”(使用100nm層間觸點實現三維背照式小型化CMOS像素技術)，該文獻以引用方式并入本文)中，背照式硅晶片以單片方式粘合到絕緣體上硅(SOI)像素晶體管。先在硅晶片中形成光電二極管，然后使該硅晶片粘合并減薄，以在光電二極管上方構造SOI像素晶體管。如果以這種方式形成，光電二極管上方的區域會被SOI像素晶體管占據(這限制了3D邏輯集成的金屬線布線)，而且用于形成SOI晶體管的熱循環可能對光電二極管的摻雜造成不利影響并且降低阱容量。此外，光電二極管和SOI像素晶體管受到相同CMOS處理限制的束縛。在如Saraswat等人所述的另一種常規堆疊式布置方式(參見“3-Dimensional ICs:Motivation,Performance Analysis and Technology”(三維IC：動因、性能分析與技術)，該文獻以引用方式并入本文)中，經過充分處理的像素晶片以粘合方式粘合到經過充分處理的模擬/數字伴隨晶片。然而，以這種方式形成堆疊式圖像系統成本較高，因為這兩種晶片都需要昂貴的晶體管和金屬工序、提供較差的晶片-晶片互連密度，而且需要使用大且深的硅穿孔連接件，這些連接件會影響濾色器陣列(CFA)的加工。本文所述的實施例就是在這種背景下出現的。
技術實現思路
根據本公開的一個方面，提供了一種用于集成電路的晶體管，所述晶體管包括：襯底，所述襯底具有第一表面和第二表面；柵極導體，所述柵極導體在所述襯底的所述第一表面上方形成；以及柵極端子觸點，所述柵極端子觸點形成在所述襯底的所述第二表面上方。在一個實施例中，所述晶體管還包括：電介質層，所述電介質層插入在所述襯底與所述柵極端子觸點之間。在一個實施例中，所述晶體管還包括：第一淺溝槽隔離結構，所述第一淺溝槽隔離結構形成在所述襯底中，其中所述柵極端子觸點穿過所述第一淺溝槽隔離結構耦接到所述柵極導體，并且其中所述第一淺溝槽隔離結構限定所述襯底的厚度。在一個實施例中，所述晶體管還包括：第二淺溝槽隔離結構，所述第二淺溝槽隔離結構形成在所述襯底中并且具有與所述淺溝槽隔離結構不同的深度。在一個實施例中，所述晶體管還包括：電介質層，所述電介質層插入在所述襯底與所述柵極端子觸點之間，以及主體端子觸點，所述主體端子觸點形成在所述襯底的所述第二表面上方并且位于所述第二淺溝槽隔離結構正上方，其中所述主體端子觸點具有基本等于所述電介質層的厚度的長度。在一個實施例中，所述主體端子觸點與所述柵極導體直接重疊。在一個實施例中，所述晶體管還包括：源極-漏極擴散區，所述源極-漏極擴散區形成在所述襯底中并且在所述第一表面與所述第二表面之間延伸；
以及源極-漏極端子觸點，所述源極-漏極端子觸點形成在所述襯底的所述第二表面上方并且在所述襯底的所述第二表面處原位自對準硅化。在一個實施例中，所述晶體管還包括：自對準硅化物，所述自對準硅化物形成在所述襯底的所述第一表面處的所述源極-漏極擴散區上。在一個實施例中，所述晶體管還包括：多個金屬化層，所述多個金屬化層形成在所述襯底的所述第二表面上方的所述柵極端子觸點上方。根據本公開的另一方面，提供了一種成像系統，包括：中央處理單元；存儲器；鏡頭；輸入-輸出電路；和成像器件。其中所述成像器件包括：第一管芯；以及第二管芯，所述第二管芯粘合到所述第一管芯，其中所述第二管芯包括底柵薄體晶體管。在一個實施例中，所述底柵薄體晶體管形成在襯底上，所述襯底具有由形成于所述襯底中的淺溝槽隔離結構限定的厚度。在一個實施例中，所述底柵薄體晶體管在所述襯底的頂表面和底表面處形成有自對準硅化物材料。在一個實施例中，所述底柵薄體晶體管具有在所述襯底的第一表面上形成的柵極以及在所述襯底的相對第二表面上形成的多個金屬化層。在一個實施例中，所述第一管芯包括光電二極管，所述光電二極管被構造成背照式BSI布置方式。根據本公開的方面以及實施例，可以提供改進的用于集成電路的晶體管以及成像系統。附圖說明圖1是可包括相機模塊的示例性成像系統的示意圖，其中相機模塊具有根據一個實施例的圖像傳感器。圖2是根據一個實施例的示例性底柵晶體管在使其襯底減薄之前的橫截面側視圖。圖3是根據一個實施例的示例性底柵晶體管的橫截面側視圖，該底柵晶體管具有穿過薄體形成的端子觸點。圖4A是一個示例性逆變器的頂視圖，該逆變器是使用圖3所示類型的根據一個實施例的底柵薄體晶體管形成的。圖4B是根據一個實施例的底柵薄體晶體管的頂視圖。圖4C是圖4B的根據一個實施例的晶體管沿柵極結構切開所得的橫截面側視圖。圖4D是圖4C的根據一個實施例的晶體管橫跨柵極結構切開所得的橫截面側視圖。圖5是根據一個實施例的具有疊芯的示例性圖像系統的示意圖。圖6是用于制造成像電路的示例性步驟的流程圖，該成像電路具有根據一個實施例的底柵薄體晶體管結構。圖7是根據本技術的一個實施例的系統的框圖，該系統采用了圖3至圖6的實施例中的至少一些。具體實施方式本技術的實施例涉及用于集成電路的晶體管的制造。晶體管包括可在導通狀態和截止狀態下工作的多端子器件，并且可在導通狀態與截止狀態之間轉變。四端子晶體管可包括柵極端子、源極端子、漏極端子和本體端子。柵極端子調節源極端子與漏極端子之間的電流，而本體端子使器件工作穩定。集成電路通常包括晶體管、電容器、二極管和其他電子組件的集合。這些集成電路可包括微處理器、存儲器和圖像傳感器。在本公開中，結合CMOS圖像傳感器來描述底柵薄體晶體管。圖像傳感器一般包括模擬電路、數字電路、存儲器元件、光電二極管、電阻器和電容器。本領域的技術人員應當認識到，本技術的示例性實施例可在沒有這些特定細節中的一些或全部的情況下實踐。在其他情況下，沒有詳細描述熟知的操作，以避免不必要地模糊本技術的實施例。所有電子設備均使用晶體管。不同類型的晶體管包括雙極結型場效應晶體管和金屬氧化物半導體場效應晶體管(作為例子)。MOSFET分成本體、絕緣體上硅(SOI)和FinFET。本體MOSFE本文檔來自技高網...

【技術保護點】
一種用于集成電路的晶體管，其特征在于，所述晶體管包括：襯底，所述襯底具有第一表面和第二表面；柵極導體，所述柵極導體在所述襯底的所述第一表面上方形成；以及柵極端子觸點，所述柵極端子觸點形成在所述襯底的所述第二表面上方。

【技術特征摘要】
2015.05.28 US 14/723,7191.一種用于集成電路的晶體管，其特征在于，所述晶體管包括：襯底，所述襯底具有第一表面和第二表面；柵極導體，所述柵極導體在所述襯底的所述第一表面上方形成；以及柵極端子觸點，所述柵極端子觸點形成在所述襯底的所述第二表面上方。2.根據權利要求1所述的晶體管，其特征在于，所述晶體管還包括：電介質層，所述電介質層插入在所述襯底與所述柵極端子觸點之間。3.根據權利要求1所述的晶體管，其特征在于，所述晶體管還包括：第一淺溝槽隔離結構，所述第一淺溝槽隔離結構形成在所述襯底中，其中所述柵極端子觸點穿過所述第一淺溝槽隔離結構耦接到所述柵極導體，并且其中所述第一淺溝槽隔離結構限定所述襯底的厚度。4.根據權利要求3所述的晶體管，其特征在于，所述晶體管還包括：第二淺溝槽隔離結構，所述第二淺溝槽隔離結構形成在所述襯底中并且具有與所述淺溝槽隔離結構不同的深度。5.根據權利要求4所述的晶體管，其特征在于，所述晶體管還包括：電介質層，所述電介質層插入在所述襯底與所述柵極端子觸點之間，以及主體端子觸點，所述主體端子觸點形成在所述襯底的所述第二表面上方并且位于所述第二淺溝槽隔離結構正上方，其中所述主體端子觸點具有基本等于所述電介質層的厚度的長度。6.根據權利要求5所述的晶體管，其特征在于，其中所述主體端子觸點與所述柵極導體直接重疊。7.根據權利要求1所述的晶體管，其特征在于，所述晶體管還包括：源...

【專利技術屬性】
技術研發人員：R·馬杜羅維，H·索雷麥尼，I·瑞姆，
申請(專利權)人：半導體元件工業有限責任公司，
類型：新型
國別省市：美國;US