一種基于NoC互連的差分電荷重分布容性發送器制造技術

本發明專利技術涉及一種基于NoC互連電容型電荷重分布的發送器，包括：差分電荷重分配容性發射器電路，當輸入信號Vin為低電平時，P1導通，A1點電壓上升至VDD，N1導通，B1點電壓降至0，同時P3截止，所以點A1和B1之間沒有電流；當輸入信號Vin跳為高電平時，P1和N1都截止，同時P3導通，能使點A1和B1之間電荷重新分配實現電荷再分配，降低鏈路電壓擺幅，進而降低鏈路功耗；利用容性驅動模式實現鏈路上數據的高速傳輸。同時，與負載電容串聯的電容實現帶寬的進一步擴展。本發明專利技術實現片上網絡鏈路上的高速低功耗傳輸，可用于NoC互連下的集成電路設計。

【技術實現步驟摘要】

本專利技術涉及集成電路領域，更具體而言，本專利技術涉及一種基于片上網絡(Network-on-Chip，NoC)互連的差分電荷重分布容性(Differential Charge-Redistribution Capacitively，DCC)發送器。
技術介紹
片上網絡(Network-on-Chip，NoC)是片上系統(System-on-Chip，SoC)的一種全新的通信方法，它是多核技術的主要組成部分，借鑒了分布式計算系統的通信方式，用路由和分組交換技術替代傳統片上總線來完成通信任務，是今后甚大規模集成電路的新設計范式。然而隨著單芯片集成核數的增加，重負載的長互連成為片上網絡功耗和速度的主要瓶頸。低擺幅技術是降低功耗和改善信號傳播的最有效的方法之一。目前，許多文獻引入多電源技術(Multi-VDD)和共享電荷技術(Charge-Sharing，CS)來實現低擺幅，然而由于重負載帶來的大的時間常數降低了翻轉速度，從而限制數據速率，對于驅動長互連的發送器實現高速低功耗就非常困難。
技術實現思路
為了解決現有技術的上述問題，本專利技術提供了一種基于片上網絡NoC互連的差分電荷重分布容性DCC發送器，其特征在于，所述發送器包括互相連接的兩部分CMOS電路，第一部分CMOS電路用于實現差分電荷重分布，第二部分CMOS電路實現容性驅動。優選地，所述第一部分CMOS電路包括第一PMOS晶體管(P1)、第二PMOS晶體管(P2)、第三PMOS晶體管(P3)、第四PMOS晶體管(P4)、第一NMOS晶體管(N1)、第二NMOS晶體管(N2)，第三電容(C3)和第四電容(C4)；所述第一PMOS晶體管(P1)的源極和所述第二PMOS晶體管(P2)的源極相連連接電源信號VDD；所述第一PMOS晶體管(P1)的漏極與所述第三PMOS晶體管(P3)的源極相連；所述第三PMOS晶體管(P3)的漏極與所述第一NMOS晶體管(N1)的漏極相連；所述第一NMOS晶體管(N1)源極接地；所述第二PMOS晶體管(P2)的漏極與所述第四PMOS晶體管(P4)的源極相連；所述第四PMOS晶體管(P4)的漏極與所述第二NMOS晶體管(N2)的漏極相連；所述第二NMOS晶體管(N2)源極接地；所述第三電容(C3)兩端分別接在所述第一NMOS晶體管(N1)的源極和漏極；所述第四電容(C4)兩端分別接在所述第二NMOS晶體管(N2)的源極和漏極；所述第一PMOS晶體管(P1)的柵極、所述第四PMOS晶體管(P4)的柵極和所述第二NMOS晶體管(N2)的柵極連接輸入電壓信號(Vin)經過緩沖器的輸出信號；所述第二PMOS晶體管(P2)的柵極、所述第三PMOS晶體管(P3)的柵極和所述第一NMOS晶體管(N1)的柵極連接輸入電壓信號(Vin)經過反相器的輸出信號。優選地，所述第二部分CMOS電路包括：驅動電容第一電容(C1)和驅動電容第二電容(C2)，所述驅動電容第一電容(C1)的一端與所述第一PMOS晶體管(P1)的漏極、所述第三PMOS晶體(P3)的源極相連；所述驅動電容第二電容(C2)的一端與所述第二PMOS晶體管(P2)的漏極、所述第四PMOS晶體管(P4)的源極相連。本專利技術還提供了一種包含根據上述基于片上網絡NoC互連的DCC發送器的網格型片上網絡NoC鏈路，其特征在于，還包括發送器、長互連和接收器，DCC發送器與長互連相連接，長互連與接收器相連接，DCC發送器作為網格型片上網絡鏈路的低擺幅發送器產生差分低擺幅信號，雙絞差分互連線作為長互連抑制噪聲和串擾，交流耦合電阻反饋逆變器和遲滯接收器組成接收器，用于將低擺幅信號恢復至全擺幅信號。優選地，所述驅動電容第一電容(C1)的另一端與所述雙絞差分互連線一個輸入端(Wire-in2)相連，所述驅動電容第二電容(C2)的另一端與所述雙絞差分互連線的另一個輸入端(Wire-in1)相連。本專利技術的基于電荷重分布的高速低功耗發送器利用差分電路實現電荷重分布，降低鏈路電壓擺幅，進而降低鏈路功耗；利用容性驅動模式實現鏈路上數據的高速傳輸。同時，利用與負載電容串聯的電容實現帶寬的進一步擴展。附圖說明圖1示出了包含根據本專利技術優選實施例的差分電荷重分布容性(DCC)發送器的網格型片上網絡(NoC)鏈路。圖2是根據本專利技術優選實施例的差分電荷重分布容性(DCC)發送器的電路圖。圖3是10GHz下輸入電壓Vin、雙絞差分互聯線輸入端Wire-in和雙絞差分互聯線輸出端Wire-out的波形。圖4是根據本專利技術優選實施例的差分電荷重分布容性(DCC)發送器的等效模型圖。具體實施方式下面結合附圖對本專利技術的優選實施例進行詳細闡述，以使本專利技術的優點和特征能更易于被本領域技術人員所理解。圖1示出了包含根據本專利技術優選實施例的差分電荷重分布容性(DCC)發送器的網格型片上網絡(NoC)鏈路，包括發送器(TX)、長互連和接收器(RX)。DCC發送器作為網格型片上網絡鏈路的低擺幅發送器產生差分低擺幅信號，雙絞差分互連線作為長互連抑制噪聲和串擾，交流耦合電阻反饋逆變器和遲滯接收器組成接收器，用于將低擺幅信號恢復至全擺幅信號。圖2示出了根據本專利技術優選實施例的DCC發送器的電路圖。其中，VDD是電源電壓，Vin是輸入電壓，Wire-in1是雙絞差分互連線的一個輸入端，Wire-in2是雙絞差分互連線的另一個輸入端，Wire-out1是雙絞差分互連線輸出端，Wire-out2是雙絞差分互連線輸出端。低擺幅是通過電荷重分布實現的，點A1(2)和點B1(2)上電荷重分布的過程如下：(i)當輸入信號為低電平時，P1導通，A1點電壓上升至VDD，N1導通，B1點電壓降至0。同時P3截止，所以點A1和B1之間沒有電流。最后儲存在點A1和B1的電荷量 Q A 1 ( i ) = ( C 1 / / C W ) V D D Q B 1 ( i ) = 0 - - - ( 1 ) ]]>(ii)當輸入信號跳為高電平時，P1和N1都截止。同時P3導通，能使點A1和B1之間電荷重新分配。點A1和B1的電壓變為： V A 1 = V B 1 = 本文檔來自技高網...

【技術保護點】
一種基于片上網絡NoC互連的差分電荷重分布容性DCC發送器，其特征在于，所述發送器包括互相連接的兩部分CMOS電路，第一部分CMOS電路用于實現差分電荷重分布，第二部分CMOS電路實現容性驅動。

【技術特征摘要】
1.一種基于片上網絡NoC互連的差分電荷重分布容性DCC發送器，其特征在于，所述發送器包括互相連接的兩部分CMOS電路，第一部分CMOS電路用于實現差分電荷重分布，第二部分CMOS電路實現容性驅動。2.根據權利要求1所述的基于片上網絡NoC互連的DCC發送器，其特征在于，所述第一部分CMOS電路包括第一PMOS晶體管(P1)、第二PMOS晶體管(P2)、第三PMOS晶體管(P3)、第四PMOS晶體管(P4)、第一NMOS晶體管(N1)、第二NMOS晶體管(N2)，第三電容(C3)和第四電容(C4)；所述第一PMOS晶體管(P1)的源極和所述第二PMOS晶體管(P2)的源極相連連接電源信號VDD；所述第一PMOS晶體管(P1)的漏極與所述第三PMOS晶體管(P3)的源極相連；所述第三PMOS晶體管(P3)的漏極與所述第一NMOS晶體管(N1)的漏極相連；所述第一NMOS晶體管(N1)源極接地；所述第二PMOS晶體管(P2)的漏極與所述第四PMOS晶體管(P4)的源極相連；所述第四PMOS晶體管(P4)的漏極與所述第二NMOS晶體管(N2)的漏極相連；所述第二NMOS晶體管(N2)源極接地；所述第三電容(C3)兩端分別接在所述第一NMOS晶體管(N1)的源極和漏極；所述第四電容(C4)兩端分別接在所述第二NMOS晶體管(N2)的源極和漏極；所述第一PMOS晶體管(P1)的柵極、所述第四PMOS晶體管(P4)的柵極和所述第二NMOS晶...

【專利技術屬性】
技術研發人員：徐長卿，牛玉婷，劉毅，楊銀堂，
申請(專利權)人：西安電子科技大學，
類型：發明
國別省市：陜西;61